Виблиотекд j

299030 О П И С А Н И Е ИЗОБ РЕТ ЕН И Я К АВТОРСКОМУ СВйдЕТЕЛЬСзВУСоюз Соевтеки Соцналнетнчвекнз РвепубликЗависимое от авт. свидетельства ЛЪ явлено 29.1 Ъ.1969 ( 1327104/18-24) МПК Н 031 с 23/02 Комитет по деламобретений и открытири Совете МиннетровСССР оритет тубликовано 16,111.1971, Бюллетень1 УДК 621.374.32(088 Дата опубликования описания 26.17.19 ЧСГрЬ 1 т вторызоб ретения. А. Дубицкий и В. М. Тафел явитель ДЕСЯТИЧНОЕ ПЕРЕСЧЕТНОЕ УСТРОЙС подключен ко входу делителя с коэффициентом деления 10 т, выход которого соединен со входом умножителя импульсов в 2" раз. Выход умножителя соединен со входами последующих декад частотомера. Кроме того, устройство содержит считывающую систему, управляемую датчиком калиброванных отрезков времени, Р декад с быстродействием на несколько порядков ниже входной частоты и выходной ключ. При использовании этого устройства входная частота в течение выбранного времени измерения, проходя через селектор счета, преобразуется с помощью двоично-десятичного делителя в частоту2"10- коэффициенты деления послед соединенных двоичного и десятичлей, Преобразованная частота повход умножителя импульсов вретерпевает вторичное преобразованне до величиныУизм 10 выхода умножп теля си дующие времен считыв дит зап десятич ветству пает на послеПо истечениися в действие у которой вхохся В двоично- Р декад, соотам цифрового с присоединением заявкиИзобретение относится к электронно-измерительной технике и предназначено для деления частоты, пересчета импульсов с непосредственной индикацией состояния устройства и, в частности, может быть использовано в элек тронно-счетных частотомерах.Известны различные десятичные пересчетные устройства. Наибольшее распространение получили пересчетные устройства, выполненные на основе четырех двоичных ячеек, сое диненных между собой последовательно, с внутренними обратными связями, обеспечивающими пересчет на десять. Скорость счета таких устройств ограничивается в основном наличием обратных связей и вследствие этого 15 оказывается ниже быстродействия автономной двоичной ячейки.Для создания пересчетного устройства, скорость счета которого ограничивается только быстродействием двоичной ячейки, был пред ложен принцип двойного преобразования входного сигнала, позволяющий осуществлять пересчет без значительного увеличения цикла измерения и при наличии счетных декад, быстродействие которых может быть на не сколько порядков ниже входной частоты,Работающее по изложенному принципу уст. ройство содержит делитель с коэффициентом деления 2", вход которого соединен с выходом селектора счета частотомера, а выход 30 гнал через ключ постудекады частотомера. и измерения включает ающая система, в задач олнение числом оставши ном делителе импульсов ющих младшим разряд3показателя прибора. Считывающая система вырабатывает пачку К импульсов досчета, где К - коэффициент деления делителя, и подает ее в каждый делитель поочередно. Импульс, появляющийся на выходе делителя, дает разрешение на прохождение остальных импульсов досчета пачки в декады, обеспечивающие цифровую индикацию количества импульсов в двоично-десятичном делителе, Для обеспечения правильности отсчета при перезаписи количества импульсов из делителя с коэффициентом деления 10 импульсы поступают на декады через умножители в 2" раз.Однако применение метода двойного преобразования в устройстве обуславливает громоздкость конструкции, требует использования човольно сложной считывающей системы и двух умножителей импульсов, что не может не сказаться на надежности работы устройства и трудоемкости его регулировки.Следует также отметить, что известное пере- счетное устройство приводит к увеличению длительности цикла измерения на величину времени считывания. Кроме того, применение этого устройства исключает возможность индикации в режиме непрерывного счета. Известное устройство невозможно также использовать в качестве автономного делителя частоты.Целью предлагаемого изобретения является создание десятичного пересчетного устройства, обладающего наряду с высоким быстродействием, ограниченным лишь быстродействием двоичной ячейки, значительно более простой конструкцией и достаточно высокой надежностью и позволяющего при этом осуществлять непосредственную индикацию состояний, а также реализующего периодическое деление частоты, что позволяет использовать его в качестве автономного делителя частоты. Сущность предлагаемого изобретения заключается в том, что входная частота делится в четыре раза при прохождении через две последовательно соединенные двоичные ячейки, не охваченные обратными связями, расщепляясь при этом на две исходные периодические последовательности импульсов, имеющие частоту, равную /4 от входной, и относительный фазовый сдвиг л, Одна из исходных последовательностей преобразуется в апериодическую последовательность с интегральнойз з частотой следования, равной в - = - от вход 4 5 20ной, что достигается селектированием трех импульсов из каждых пяти и является возможным, так как исходная частота в четыре раза нике входной и суммируется с другой исходной последовательностью, воспроизводя при этом апериодическую последовательность с интегральной частотой следования, равной 1 3 2н - + - = - от входной. Деление последнеи в 4 20 5четыре раза двумя последовательно соединенными двоичными ячейками, не охваченными обратными связями, преобразует суммарную299030 ходе схемы ИЛИ 4 присутствует суммарная апериодическая последовательность импульсов с интегральной частотой следования, равной 1 3 2+ = - от входной. Указанная последова.4 20 5 60 тельность при последующем делении делителя 65 апериодическую последовательность в периодическую с частотой следования, равной 2 1 1-- = - от входной, обеспечивая, таким об 4 10разом, коэффициент деления предлагаемого пересчетного устройства, равным 10.На фиг. 1 и 2 изображены два вариантаблок-схем предлагаемого десятичного пере- счетного устройства; на фиг. 3 - временные диаграммы, поясняющие работу предлагаемого пересчетного устройства.Предлагаемое устройство состоит из делителя 1 с коэффициентом деления четыре, делителя 2 с коэффициентом деления пять, схемы запрета 3, схемы ИЛИ 4, делителя б с коэффициентом деления четыре и дешифратора б.Один из двух выходов делителя 1 соединенс сигнальным входом схемы запрета 3, управляющий вход которой подключен к выходу делителя 2, а выход соединен с одним из двух входов схемы ИЛИ 4, другой вход которой подключен ко второму выходу делителя 1, Вход делителя 2 соединен с одним из двух выходов делителя 1, Выход схемы ИЛИ 4 годключен ко входу делителя б, потенциаль.ные выходы которого совместно с потенциальными выходами делителей 1 и 2 соединены со входами дешифратора б.Перед началом работы устройства делители 1, 2 и б устанавливаются в нулевые состояния. Входная частота поступает на вход делителя 1, где делится в четыре раза, расщепляясь при этом на две исходные периодические последовательности с относительным фазовым сдвигом, равным п. Одна из двух исходных последовательностей поступает затем на вход делителя 2 и далее на управляющий вход схемы запрета 3, причем управле ние осуществляется таким образом, что навыход схемы запрета проходят три из каждых пяти импульсов, поступивших на ее сигнальный вход (указанные импульсы могут быть отнесены к одной из исходных последователь ностей). Таким образом, на выходе схемы запрета присутствует преобразованная апериодическая последовательность импульсов с интегральной частотой следования, равной1 3 350 -- = - от входной, и не имеющая времен 4 5 20ной задержки относительно преобразуемой исходной последовательности, С выхода схемы запрета импульсы поступают на один из входов схемы ИЛИ 4, на другой вход которой с выхода делителя 1 подаются импульсы другой исходной последовательности, также не имеющей временной задержки относительно преобразованной последовательности, На вы25 30 35 5б в четыре раза преооразуется в периодическую последовательность с частотой, равной 2 1-- от входной. Индикация осуществляется при помощи непосредственной дешифрации состояний делителей 1, 2 и 5.Следует отметить, что в зависимости от свойств двоичных ячеек, на которых собраны делители 1, 2 и 5 (задержка, крутизна фронтов выходных сигналов), одна из двух блоксхем построения предлагаемого пересчетного устройства может оказаться более предпочтительной.На фиг, З,а изображена входная последовательность импульсов; на фиг, 3, б и 3, в - исходные последовательности, полученные посредством деления входной частоты делителем 1 и ее расщепления, причем последовательность, изображенная на фиг, З,б поступает непосредственно на один из входов схемы ИЛИ 4, а последовательность, изобрахкенная на фиг. 3 в, подается на сигнальный вход схемы запрета 3.На фиг. 3 г и Зд изображены диаграммы потенциалов, поступающих с выхода делителя 2 на управляющий вход схемы запрета 3 для блок-схем устройства, изображенных на фиг. 1 и фиг. 2 (запрещающим является более высокий потенциал). Делитель 2 с коэф- фициентом деления пять в данных блок-схемах построен по схеме 1 - 2 - 4, и нужные потенциалы снимаются с выхода первой двоичной ячейки делителя 2.На фиг. 3 е изображена суммарная апериодическая последовательность, полученная на выходе схемы ИЛИ 4; на фиг. Зж - выходная последовательность,Таким образом, предлагаемое десятичное пересчетное устройство обладает высоким оыстродействнсм, ограниченным лишь быстродействием двоичной ячейки, 1(роме того, предлагаемое устройство состоит из минимального количества легконастраиваемых и высоконадежных функциональных узлов, обладает простотой в регулировке, высокой надежностью, так как не содержит таких узлов, как умножнтелн и дополнительные селекторы импульсов, уменьшающих функциональную надежность устройства.1-1 епосредственная индикация состояний устройства исключает увеличение длительности цикла измерения на величину времени считывания и позволяет индицировать состояния устройства в режиме непрерывного счета. Реализация периодического деления позволяет использовать предлагаемое устройство в качестве автономного декадного делителя частоты. Предмет изобретения Десятнчное пересчетное устройство, содержащее входной и выходной делители частоты с коэффициентом деления четыре, делитель с коэффициентом деления пять, схему ИЛИ, схему запрета, выход которой соединен с первым входом схемы ИЛИ, сигнальный вход - с первым выходом входного делителя, управляющий вход - с выходом делителя с коэффициентом деления пять, вход которого подключен к одному из выходов входного делителя, отли вдающееся тем, что, с целью упрощения устройства и расширения его функциональных возможностей, в нем второй вход схемы ИЛИ подключен ко второму выходу входного делителя, а выход схемы ИЛИ соединен со входом выходного делителя.299030 11111. 11 1111111 111 11111111Составитель В. Е, Валюженнчедактор Е. В. Семанова Техред 3. Н, Тараненко Корректор О. М. Ковалева Заказ 855,6 Изд, ЛЪ 407 Тираж 473 Подписное ЦНИИПИ Комитета по делам изобостеций и открытий прц Совете Министров СССР Москва, Ж, Рзушская иаб., д. 4(5Типографии, пр. Сапупова