Устройство для контроля передачи информации

сивных декад, выходы реверсивных декад соединены со входами логической схемы, управляющий вход которой соединен с выходом упр а вляющего тр иггер а.На чертеже изображена функциональная схема предложенного устройства.Устройство включает в себя ячейки буферной памяти, представляющие собой четырех- разрядные двоичные счетчики 1 (СЧ 1 - СЧк), схемы совпадения 2 (СС 1 - ССк), 3 (И 1 - Ик), 4 (ИР 1 - ИРк), 5 (ИД 1 - ИДа) б, необходимые для правильной выборки сигналов во времени, последовательно соединенные реверсивные декады 7 (РД 1 - РДт), имеющие дополнительные раздельные входы и выходы А, - А реверсивные распределители импульсов 8, 9, распределитель импульсов 10, формирователь сигналов с признаком начало и конец пробела 11, управляемый генератор импульсова 12, формирователь импульсов возврата 13, коммутатор 14, число-импульсный преобразователь 15, формирователь выходных сигналов 1 б, собирательные схемы 17 - 23, управляющие триггеры 24 - 28, 29 (ТгР 1 - ТгРщ) и дифференцирующие цепи 30 (Диф 1 - Д ифт) .Устройство контроля имеет шесть входов управления 31, 32, 33, 34, 35, 3 б, четыре двоичных входа для введения цифровой информации 37 и два выхода 38 и 39, на которых формируются сигналы результата сравнения накопленной суммы с контрольной.Устройство контроля функционирует следующим образом. В исходном состоянии все перечисленные схемы и управляющие триггеры 24 - 28, 29 (ТгР, - ТгРт) находятся в состоянии 0 (затцтрихованная на чертеже половина триггера проводит). Таким образом, один из входов всех схем совпадений заблокирован нулевым потенциалом с выходом соответствующих управляющих триггеров и распределигелей импульсов, в результате чего на их выходах отсутствуют какие-либо сигналы.Реверсивный распределитель импульсов 8 имеет два управляющих и два счетных входа. На управляющие входы подаются сигналы с левых плеч управляющих триггеров 24 и 25, причем счетные входы блокируются при наличии нулевых сигналов на управляющих входах. Таким образом, реверсивный распределитель импульсов 8 в исходном состоянии не реагирует на тактовые импульсы, поступающие на управляющий вход 31. Начало передачи цифровой информации сопровождается подачей сигнала начало работы на управляющий вход 32, в результате чего триггер 24 переходит в свое:второе устойчивое состояние и тем самым разблокировываются левые входы распределителя импульсов 8, схемы совпадения б и один из управляющих входов коммутатора 14, обеспечивающий прохождение двоичного кода цифр передаваемой информации на входы число-импульсного преобразователя 15, преобразующего двоичный код цифры в эквивалентное число следующих друг за другом 5 1 О 15 20 г 5 30 3.5 40 45 50 55 60 65 счетных импульсов. Последние с выхода число-импульсного преобразователя 15 через схему б поступают одновременно на первые входы схем совпадений 3 (И 1+Ик), вторые входы которых соединены с выходами реверсивного распределителя импульсов 8, на которых поочередно, начиная с первого, появляются разрешающие импульсы в строгом соответствии с тактовыми импульсами. Учитывая, что каждому передаваемому знаку соответствует тактовый сигнал, число, состоящее из группы цифр, будет записываться в ячейки буферной памяти 1 (СЧ 1 - СЧк), начиная со старшего разряда. При этом следует отметить, что здесь совершенно не играет роли разрядность передаваемых чисел, а важно лишь то, что старшая цифра числа, т. е. старший разряд, записывается в буферную ячейку СЧк, следующая цифра - в буферную ячейку (СЧк - 1) и т. д, Так как каждая ячейка буферной памяти 1 (СЧ 1 - СЧк) представляет собой четырехразрядный двоичный счетчик, то с выходов ячеек будет сниматься информация в виде двоичнодесятичного кода, который поступает на входы схем совпадений 2 (СС 1 - ССк), После передачи младшей цифры числа на управляющий вход 33 подается сигнал пробел, который является разграничителем передаваемых чисел. Формирователь 11 имеет два выхода, на правом из них формируется импульс с признаком начало пробела, а на левом импульс с признаком конец пробела. Импульс начало пробела возвращает триггер 24 в исходное состояние, следовательно, распределитель импульсов 8 перестает реагировать на тактовые импульсы, а схема б блокирует сигналы с выхода преобразователя 15,В то же время импульс начало пробела переводит триггеры 25 и 2 б в их вторые устойчивые состояния, в результате чего разблскируются второй управляющий вход распределителя 8 (при заблокированном первом), управляющий вход управляемого генератора импульсов 12 и второй вход коммутатора 14 (при заблокированном первом входе) и средние входы схем совпадений 4 (ИР 1 - ИРк). При таком состоянии управляющих триггеров 24, 25, 2 б реверсивный распределитель импульсов 8 реагирует не на тактовые импульсы с входа управления 31, а на импульсы с выхода управляемого генератора импульсов. 12, причем подсчет их ведется в обратном направлении. Теперь на входы число-импульсного преобразователя 15 коммутатор 14 пропускает сигналы с выходов собирательных схем 17, 18, 19, 20, на входы которых поступают сигналы с выходов схем совпадений 2 (СС 1 - ССк), На разрешающие входы последних подаются сигналы с выходов распределителя импульсов 8, следовательно, на каждом такте, определяемом теперь генератором 12, на выходах 17, 18, 19, 20 формируется двоичная информация, равная запасенной информации в какой-либо одной из ячеек буферной памяти 1(СЧ 1 - СЧк), Так как пересчет импульсов генератора 12 вобратном направлении распределителем 8 начинается с того состояния, на котором он остановился при подсчете тактовых импульсов в прямом направлении при записи младшей цифры передаваемого числа, на входы число-импульсного преобразователя 15 через коммутатор 14 соответственно каждому такту генератора 12 начинает поступать двоично-десятичный (двоичный) код цифр, записанных в ячейках буферной памяти 1 (СЧ 1 - СЧк), начиная с младшей цифры. С выхода преобразователя 15 импульсные последовательности поступают налевые входы схем совпадения 4(ИР 1 - ИРк), правые входы которых соединены с выходами распределителя импульсов 10, ведущего так. же счет импульсов с вь,хода генератора 12. Выходы ячеек схем совпадения 4(ИР 1 - ИРк) соответственно соединены с раздельными пересчетными входами реверсивных декад 7 (РД 1 - РДк). Таким образом, представляется возможным в числовой сумматор вводить цифровую информацию в соответствии с правилами арифметики, т. е. начиная с младших разрядов. При считывании теперь старшей цифры с ячейки буферной памяти 1 СЧк разрешающий импульс с выхода распределителя импульсов 8 одновременно поступает на вход формирователя 13, который вырабатывает через определенный промежуток времени импульсы, возвращающие триггер 25 и распределитель импульсов 10 в исходное состояние, в результате чего полностью блокируются коммутатор 14, управляемый генератор импульсов 12 и распределитель импульсов 8. На этом практически заканчивается запись числа в сумматор.Затем импульс с признаком конец пробела, вырабатывающийся на левом выходе формирователя 11, возвращает триггер 2 б в исходное сосгояние, производит гашение информации, записанной в ячейки буферной памяти 1 (СЧ 1 - СЧк), ставит триггер 24 во второе устойчивое состояние, и, тем самым, устройство готово к приему следующего числа, которое осуществляется в том же порядке, как это было описано выше. Из вышеизложенного следует, что во время передачи цифровой информации она накапливается в ячейках буферной памяти, а в течение времени действия сигнала пробела накопленная информация вводится в числовой сумматор. Благодаря тому, что при последовательном соединении декад 7 (РД 1 - РДт), к декад имеют дополнительный раздельный пересчетный вход, представляется возможным арифметическое суммирование чисел, которое реализуется одновременно при введении соответствующих цифр в сумматор, начиная с младшей декады.Во время накопления передаваемой числовой информации триггер 27 находится в исходном состоянии, при котором в единичный сигнал с левого плеча подается на шину сложения декад 7 (РД 1 - РДт) и на управляющий вход реверсивного распределителя импульсов 9, открывающий счетный вход, на который 5 10 15 20 25 30 35 40 45 50 55 60 65 импульсы поступают с выхода собирательной схемы 22. Последняя своими входамц объединяет все импульсы, идущие через дифференцирующие цепи 30 (ДИФ 1 - ДИфт) от управляющих триггеров разрядности 29 (ТгР 1 - ТгРт), единичные сигналы с левых плеч которых поступают на правые входы схем совпадения 5 (ИД 1 - ИДпг) и являются разрешающими. На первые левые входы триггеров 29 (ТгР 1 - ТгРт) подаются сигналы с выхода первого триггера декад 7(РД 1 - РДп), а на вторые левые входы - подаются сигналы с выхода дифференцирующей цепи, связанной с выходом последующего триггера разрядности, чзо дает возможность получить разрешающий сигнал в случае, если накопленное в сумматоре число имеет нули в середине, При суммировании на выходе схемы 22 появится столько импульсов, сколько триггеров 29 (ТгР 1 - ТгРп 1) займет второе устойчивое состояние, начиная от ТгР 1, что, очевидно, определяется числом декад, в которых записана какая-либо цифровая информация и, следовательно, импульс на выходе распределителя 9 после каждого очередного суммирования поступает на второй вход (справа) той из схем совпадений 5 (ИД 1 - ИДт), которая связана с декадой, в которой записана старшая цифра накопленной суммы.После записи последнего числа из передаваемой информационной серии за соответствующим знаком пробел следует сигнал с признаком контрольная сумма, подаваемый на управляющий вход Зб, в результате чего триггер 27 устанавливается в свое второе устойчивое состояние, и, следовательно, сумматор и реверсивный распределитель импульсов устанавливаются в режим обратного счета, причем распределитель импульсов 9 теперь будет реагировать на тактовые импульсы, поступающие с управляющего входа 31. Цифры контрольной суммы теперь подаются, начиная со старшей, на двоичные входы 37 коммутатора 14 и через последний на входы число-импульсного преобразователя 15, с выхода которого импульсные последовательности поступают одновременно на левые входы схем совпадения 5 (ИД 1 - ИДпг), выходы которых соединены со вторыми раздельными входами пересчетных декад, в результате чего импульсные последовательности суммируются сумматором в обратцом направлении каждан декадой в отдельностии.Двоичные выходы А 1+Ап 1 декад 7 (РД 1 - РДпг) подводятся ко входам формирователя выходных сигналов 1 б, на разрешающий вход которого подается сигнал с правого плеча управляющего триггера 28 так, что с приходом на управляющий вход 35 сигнала с признаком сравненце триггер 27 возвращается в исходное состояние, а триггер 28 занимает свое второе устойчивое положение, в результаге чего разблокировывается формирователь выходных сигналов 1 б и при всех нулях на входах А 1 - Ат на выходе 38 имеется269600 Составитель Редактор Техред Т Корректор СЗаказ 2080 ЦНИИПИ и открытиМосква,4 Тиражомнтета по при СоветеЖ, Рауш 480 Подписное делам изобретений Министров СССР кая наб., д, 4/5 потрафил, пр. Сапунова,единичный, а на выходе 39 - нулевой сигналы, что свидетельствует об отсутствии сооев при передаче информации. 1 ь противном случае выходные сигналы формирователя 16 меняются местами, т, е. на выходе 38 имеется нулевой сигнал, а па выходе 89 - сдиничный.Следующий сигнал гашения, подаваемый па управляющий вход Л, возвращает в исходное положение триггеры 28, 29 (ТгР 1 - ТгРт), декады 7 (РД 1 - РДт) и ячейки буферной памяти 1 (СЧ 1 - СЧк), чем и завершается цикл передачи и контроля передаваемой серии цифровой информации. Предмет изобретенияУстройство для контроля передачи информации, содержащее число-пмпульснып ппеобразователь, распределители импульсов, коммутатор, ячейки буферной памяти, реверсивные декады, логическую схему, триггеры, четыре группы схем И и схемы ИЛИ, отличаюи(ееся тем, что, с целью повышения достоверности контроля, выход число-импульсного преобразователя соединен с первыми входами первой группы схем И, вторые входы которых соединены с соответствующими выходами первого реверсивного распределителя импульсов, а выходы первой группы схем И соединены со счетными входами ячеек оуферной памяти, выходы ячеек буферной памяти соединены со входами второй группы схем И, управляющие входы которых соединены с соответствующими выходами первого реверсивного распределителя импульсов, а выходы 5 второй группы схем И через схемы ИЛИсоединены со входами коммутатора, управляющие входы коммутатора соединены с выходами триггеров управления процессом коммутации; выход число-импульсного преобразова теля также соединен со входами третьей групгы схем И, вторые входы которых соединены с выходом блокирующего триггера, а третьи входы - с соответствующими выходами распределителя импульсов, выходы треть ей группы схем И соединены с первыми раздельными входами реверсивных декад:, выход число-импульсного преобразователя также соединен с первыми входами четвергой группь 1 схем И, вторые входы четвертой груп пы схем И соединены с выходом блокирующего триггера, третьи входы - с выходами триггеров распознавания разрядности 1;оптрольной суммы, четвертые входы - с выходом второго реверсивного распределителя 25 импульсов, а выходы четвертой группы схемИ соединены со вторыми раздельными входамп реверсивных декад, выходы реверсивных декад соединены со входами логической схемы, управляющий вход которой соединен с вы ходом управляющего триггера.