Устройство для передачи информации между процессорами в многопроцессорной вычислительной системе

)5 6 06 Р 13/00 БРЕТЕНИЯ МУ СВИДЕТЕЛЬС АВТО(57) Изобретение относится к вычислительной технике и может быть использовано в телефонии в распределенной микропроцессорной системе управления узла коммутации. Цель изобретения - повышение быстродействия. Поставленная цель достигается тем, что устройство для передачи информации между процессорами в многопроцессорной вычислительной системе содержит блок 1 буферной памяти сообщений, блок 2 управления адресом, блок 5 управления передачей, шинный формирователь 4 и блок 3 задержек. 2 ил.(56) Плангишвили И.В., Стецюра Г,Г. Микропроцессорные системы. - М.: Наука, 1980.Авторское свидетельство СССР М 1460724, кл. 6 06 Г 15/16, 1987. (54) УСТРОЙСТВО ДЛЯ ПЕРЕДАЧИ ИНФОРМАЦИИ МЕЖДУ ПРОЦЕССОРАМИВ МНОГОПРОЦЕССОРНОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЕ ОО Ю УЮ ГОСУДАРСТВЕННОЕ ПАТЕНТНОВЕДОМСТВО СССРИзобретение относится к вычислительной технике и может быть использовано враспределенной микропроцессорной системе управления цифровых автоматическихтелефонных станций (АТС),Целью изобретения при использованиипредлагаемого устройства для цифровыхАТС является повышение общей производительности мультимикропроцессорной системы путем группирования запросов намежпроцессорный обмен и их последующейпередачи при выполнении одного из двухусловий: накопление в буферной памяти, покрайней мере, й сообщений; истечение времени т с момента появления первого сообщения.На фиг.1 приведена структурная схемаустройства для передачи информации между процессорами в многопроцессорной вычислительной системе; нафиг.2временные диаграммы его функционирования,Схема содержит блок буферной памяти1 сообщений, блок 2 управления адресом,блок 3 задержек, шинный формирователь 4,блок 5 управления, передачей. Блок буферной памяти 1 сообщений имеет К информа. ционных входов 6, К информационныхвыходов 7, связанных с К информационными входами 8 шинного формирователя 4, Мадресных входов 9, связанных с М адресными выходами 10 блока 2 управления адресом и вход 11 управления блока буфернойоамяти 1 сообщений, связанный с выходомуправления 12 блока 2 управления адресом.Блок 2 управления адресом имеет счетный вход 13, связанный с выходом 14 запроса на передачу блока 5 управленияпередачей, который также подается на управляющий микропроцессор и к устройствуподключения.Вход 15 разрешения передачи шинногоформирователя 4 соединен с выходом 16разрешения передачи блока 5 управленияпередачей,На вход включения 17 блока 2 управления адресом, соединенный со входом взведения 18 блока 3 задержек, поступаетсигнал управления от управляющего микропроцессора. Блок 2 управления адресомимеет также выход 19 сброса, который связан со входом 20 сброса блока 3 задержек ивыход 21 сигнализации заполнения блокабуферной памяти 1 сообщений, соединенный с входом 22 управления передачей блока 5 управления передачей.Блок 3 задержек своим выходом 23, покоторому поступает сигнал окончания отсчета времени, связан с таймерным входом 24 блока 5 управления передачейВход 25 готовности устройства подключения блока 5 управления передачей соединен с входом 26 разрешения считывания блока 2 управления адресом. К информационных выходов 27 шинного формирователя 4 подаются к устройству подключения.Устройство для передачи информациимежду процессорами в многопроцессорной вычислительной системе работает следующим образом. В блоке буферной памяти 1 .сообщений накапливаются сообщения, по ступающие от микропроцессорной системы. Одновременно с появлением первого соббщения поступает сигнал управления, который включает блок 7 управления адресом и взводит блок задержек. В блоке 2 20 управления адресом формируются адресазаписи сообщений, размещающие сообщения по маре их поступления в блок буферной памяти 1 сообщений. Блок 2 управления адресом дешифрирует адрес й-го сообще ния и на выходе сигнализации 21 заполнения блока буферной памяти 1 сообщений появляется сигнал. Наличие сигнала заполнения блока буферной памяти 1 сробщений появляется сигнал. Наличие сигнала запол нения блока буферной памяти 1 сообщения(т.е. сигнала о приходе й-го сообщения) или сигнала окончания отсчета времени с выхода 23 приводит к формированию сигнала запроса на передачу в блоке 5 управления 35 передачей на выходе 14, который поступаетна счетный вход 13 блока 2 управления адресом для формирования адресов на считы:вание информации из блока буфернойпамяти 1 сообщений,.Сигнал готовности, поступающий на вход 25 блока 5 управления передачей, переключает по входу 26 блок 2 .управления адресом на считывание, формирует сигнал разрешения передачи на выхо де 16 блока 5 управления передачей,который открывает шинный формирователь. Блок буферной памяти 1 сообщений организован по принципу стека: "последним пришел - первым вышел". Когда пере дача закончена, блок 2 управления адресомформирует сигнал сброса на выходе 19, который сбрасывает блок 3 задержек по входу20, Цикл передачи начинается заново,Основными достоинствами заявляемо 55 го устройства является увеличение общейпроизводительности многопроцессорной системы эа счет снижения временных затрат на межпроцессорный обмен при тех жегарантированных предельных временах передачи сообщений; уменьшение непроиэводительных временных затрат коммуникационной среды за счет группирования передаваемых сообщений (пакетов) при тех же гарантированных предельных временах передачи сообщений; при использовании устройства в системе управления цифровой АТС обеспечивается равномерное обслуживание нагрузки в течение суток, и создаются условия для увеличения емкости станции и/или снижения величины потерь по вызовам при том же количестве и типе управляющих микропроцессоров и той же коммуникационной среде межпроцессорного обмена.Формула изобретенияУстройство для передачи информации между процессорами в многопроцессорной вычислительной системе, содержащее блок буферной памяти сообщений, блок управления адресом, блок управления передачей и шинный формирователь, причем информационные входы устройства для подключения к первому процессору подключены соответственно к информационным входам блока буферной памяти сообщений, выходы которого подключены к информационным входам шинного формирователя, выходы кЬ- торого подключены соответственно к информационным выходам устройства для подключения ко второму процессору, вход синхронизации устройства для подключения к первому процессору; подключен к входу синхронизации блока управления адресом, вход признака готовности устройства для подключения к второму процессору, 5 подключен к входу признака готовностиблока управления передачей и к входу разрешения записи-чтения блока управления адресом, первый выход блока уйравления передачей подключен к первому и второму "0 выходам запроса на передачу устройствадля подключения соответственно к первому и второму процессораМ и к входу признака приращения адреса блока управления адресом, первый и второй выходы которого подключены соответственно к входу .записи-чтения и к адресному входу блока буферной памяти сообщений, третий выход блока управления адресом. подключен к 20 первому входу режима блока управленияпередачей, второй выход которого подключен к управляющему входу шинного формирователя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно со держит блок задержек, причем вход синхронизации устройства для подключения к первому процессору подключен к входу синхронизации блока задержек, выход признака окончания временного интервала .30 которого подключен к второму входу режима блока управления передачей, четвертый выход блока управления адресом подключен к входу установки в "0" блока задержек. 35,1810890 И 9 Фй Я 3Оф Редактор Заказ 1446 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб., 4/5 Производственно-издательский комбинат "Патент", г, Ужгород, ул,Гагарина, 101 хФка: ЮМ фаз