Счетчик импульсов в р-кодах фибоначчи

(51)5 ЕТЕН У СВИДЕТЕЛЬС АВТО динение "ОрбиАрутюнянство СССР/40, 1988.ЬСОВ В Р-К ретение относится е и может быть исОСУДАРСТВЕННОЕ ПАТЕНТНОЕВЕДОМСТВО СССРГОСПАТЕНТ СССР) ПИСАНИЕ(57) Использование: изобк вычислительной техник Изобретение относится к вычислительно технике и может быть использовано для пересчета импульсов с непосредственным представлением результатов в минимальны)( Р-кодах Фибоначчи,Цель изобретения - упрощение и повышение регулярности логической структуры., На фиг. 1 - 3 представлены функциональные схемы одного из разрядов счетчиков импульсов для случаев соответственно Р=1, Р= и Р=З; на фиг, 4 - 6 - таблицы кодов, описывающих работу счетчиков и ри различный значениях Р; на фиг. 7 - 9 - схемы подклЮчения разрядов счетчиков для на ащивания разрядности при Р=1, Р=2,рКаждый разряд предлагаемого счетчика (фиг, 1 - 3) содержит триггер 1, элемент 2 ИЛ 14, шину 3 тактирования, управляющие вхоцы 4,1 - 4,Р+1, первый 5.1 и второй 5,2 управляющие выходы, элементы 6,1-6,Р И, эле(иенты 7,1 - 7,Р НЕ. 1803974 А пользовано для пересчета импульсов с непосредственным представлением результатов в минимальных Р-кодах Фибоначчи, Сущность изобретения: счетчик импульсов в Р-кодах Фибоначчи содержит в. каждом разряде элемент памяти, элемент И, шину тактирования, соединенную с синхровходом элемента памяти. Для достижения поставленной цели счетчик импульсов в каждом разряде дополнительно содержит (Р+1) управляющие входы, первый и второй управляющие выходы, Р элементов И и Р элементов НЕ, а элемент памяти выполнен в видеК-триггера, 9 ил. Синхровходы триггеров 1 каждого разряда соединены с шиной 3 тактирования счетчика, первый 5.1 и второй 5.2 управляющие выходы соединены соответственно с выходом элемента ИЛИ 2 и инверсным выходом триггера 1, первый управляющий вход 4,1 соединен спервыми- и К-входами триггера 1, управляющие входы 4.2 - 4,Р+1 - с соответствующими- и К-входами триггера 1 и с входом соответствующего элемента НЕ 7,1 - 7,Р,Прямой выход триггера 1 соединен с первым входом элемента ИЛИ 2, а его инверсный выход - с первыми входами элементов И 6.1 - 6.Р, вторые входы элементов И 6.1 - 6,Р соединены с выходом соответствующего элемента НЕ 7.1 - 7,Р, а выходы - с соответствующими входами элементов ИЛИ 2 (фиг. 1 - 3).К первому управляющему входу 4,1 первого разряда и к управляющим входам 4,2 - 4.Р+1 последнего разряда счетчика (фиг.1803974 К 1 4 4 - 6) прикладываются потенциалы логической единицы,Предлагаемый счетчик (например шестиразрядный) при различных значениях Р функционирует следующим образом.При нулевых исходных состояниях триггеров счетчиков (000000), когда к шинам тактирования поступает первый тактовый импульс, независимо от значения Р, триггеры их первых разрядов устанавливаются в единичные состояния (100000). Это соответствует десятичному числу 1.Второй тактовый импульс переключает триггеры первых разрядов счетчиков в нулевое состояние, а триггеры вторых разрядов - в единичные состояния (010000). Это соответствует десятичному числу 2. Последующие тактовые импульсы приводят к формированию в счетчиках определенных кодов, соответствующих последующим десятичным числам ряда натуральных чисел (3, 4, 5),Однако каждому из эти десятичных чисел в счетчиках, в зависимости от значения Р, соответствуют различные кодовые комбинации. Это связано с тем, что при Р=1 (фиг, 4 и 7) разряды шестиразрядного счетчика имеют вес, соответствующий числам минимальных 1-кодов Фибоначчи (1, 2, 3, 5, 8, 13), при Р=2 (фиг, 5 и 8) - числам минимальных 2-кодов Фибоначчи (1, 2, 3, 4, 6, 9), при Р=З (фиг. 6 и 9) - числам минимальных 3-кодов Фибоначчи (1, 2, 3, 4, 5, 7).Таким образом, предлагаемый счетчик импульсов в минимальных Р-кодах Фибоначчи (Р=1, 2, 3, ) имеет более простую схему и повышенную регулярность структуры, что позволяет наращивание разрядности с любым числом, а также микроминиэтюризацию путем выполнения гибридной или интегральной микросхемы,Формула изобретения 10 Счетчик импульсов в Р-кодах Фибоначчи (Р=1, 2, 3, ,), содержащий в каждом разряде элемент памяти, элемент ИЛИ, элемент И, шину тактирования, соединенную с синхровходом элемента памяти, о т л и ч а ю щ и й с я тем, что, с целью упрощенияи повышения регулярности логической структуры, каждый разряд дополнительно содержит Р+1 управляющих входов, первый и второй управляющие выходы, Р элементов 20 И и Р элементов НЕ, а элемент памяти выполнен в видеК-триггера, причем первый и второй управляющие выходы соединены соответственно с выходом элемента ИЛИ и инверсным выходом триггера, 1- и К-входа ми триггера, последующие Р управляющихвходов - с соответствующими Р-ми 1- и К- входами триггера и с входом соответствующего элемента НЕ, прямой выход триггера соединен с первым входом элемента ИЛИ, 30 а инверсный выход триггера и выход Р-гоэлемента НЕ - с соответствующими входами Р-го элемента И, выходы Р-х элементов И соединены с соответствующими входами элемента ИЛИ.35. Арутюнянентал Корректор Л. Пилипенко Редакто Тиражственного комитета по изо 113035, Москва, Ж, Р д, ул.Гагарина, 1 Производственно-издательский комбинат "Патент", г. аз 1060 ВНИИПИ Г Составител Техред М,М Подписноеетениям и открытиям при ГКНТ СССРшская наб., 4/5