Преобразователь угла поворота вала в код

(51) 5 Н 03 М О ИЕ ИЗОБ АВТОРСК У СВИДЕТЕЛЬСТ носится к области автольной техники и может для связи аналоговых ции с цифровым вычисвом.ния является повйшесреднения выбрайного измерений угла с воза через максимальное ратор 1 блок 4 6 синхалогоблок 9 кодов, ФормиУ . Ррователь 14 цмменты 16-19 ИИЛИ кодовуюсодержит блоком параторовкоммутатор 28 пульсов, деш , триггеры 20 шину 23, Сел к 24 выпрямрегистр 26 ифратор 15, элеи 21, элемент 22ектор 7 секторов ителей, блок 25 , шифратор 27,ена структурная схеа фиг, 2 - циклограмОСУДАРСТВЕННОЕ ПАТЕНТНОЕЕДОМСТВО СССРОСПАТЕНТ СССР)(56) Авторское свидетельство СССР М 1113826, кл, Н 03 М 1/22, 1982.Авторское свидетельство СССР В 13134459, кл, Н 03 М 1/64, 1985.(54) ПРЕОБРАЗОВАТЕЛЬ УГЛА ПОВОРОТА ВАЛА В КОД(57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано для связи аналоговых источников информации с цифровым вычислительнь 1 м устройством. С целью повышения точности путем усреднения выбранного числа мгновенных измерений угла с возможностью перехода через максимальное значение кодов в преобразователь угла поИзобретение отматики и вычислитебыть использованоисточников информалительным устройстЦелью изобретение точности путем учисла мгновенныхможностью переходзначение кодов.На фиг, 1 предстма преобразователяма его работы. ворота вала в код, содержащий генератор импульсов, первый делитель частоты, блок питания. Фазовращатель, селектор секторов, аналого-цифровой преобразователь, блок функционального преобразования кодов, первый сумматор, первый регистр, введены второй делитель частоты; ходовая шина, элемент синхронизации, формирователь импульсов, второй сумматор, второй регистр; дешифратор, четыре элемента И, два триггера и элемент ИЛИ. В первом сумматоре Формируются мгновенные значения кода перемещения в виде разности фазного и опорного пилообразных кодов. Второй сумматор и второй регистр образуют накапливающий сумматор для.суммирования выбранного числа мгновенных значений угла, Я первого сумматора. Дешифратор, элементы И, ИЛИ, триггеры и кодовая шина предназначена для исключения погрешности сум-мирования кодов при переходе через максимальное значение в цикле усреднения, 2 ил. Преобразователь содержит гене импульсов, делите,ли 2 и 3 частоты, питания, фазовращатель 5, элемент ронизации, селектор 7 секторов, а цифровой преобразователь (АЦП) 8, функционального преобразования с ммато ы 10 и 11, регистры 12 и 13, 1797161Устройство работает следующим образом.Генератор 1 формирует высокочастотные импульсы частотой 1 ги На выходах делителей 2 и 3 формируются пилообразно изменяющиеся в функции времени коды с частотой 10=1 ги/2 . с дискретностью измерения, равной периоду генератора 1. Из выходного кода делителя 2 блок 4 формирует многофазные опорные гармонические сигналы (например, синусное и косинусное) с частотой 0 питания фазовращателя 5, В качестве фазовращателя 5 может быть использован синусно-косинусный вращающийся трансформатор Э(СКВТ) или сельсин в режиме вращающегося поля с фильтром обратной последовательности для компенсации технологических погрешностей фазовращателя. Фазовращатель 5 преобразует многофазные опорные гармонические сигналы. блока 4 в фазомодулированные гармонические сигналы (например, синусное и косинусное) и функции перемещения,Делитель 3 частоты работает непрерывно, также как и делитель 2, При нулевом значении и, например, при положительном градиенте одного из сигналов блока 4 элемент 6 вырабатывает импульс, синхронизированный с одним из фронтов импульсов генератора 1. Выходной импульс элемента 6 поступает на установочный вход делителя 3 и заносит в него с шин 23 параллельной загрузки начальнь 1 й код, значение которого выбирается так, чтобы в исходном состоянии обьекта перемещения выходной код преобразователя был нулевым, Опорный пилообразно изменяющийся код делителя 3 представлен на фиг. 2, а и в общем случае смещен по фазе по отношению к выходному коду делителя 2, Коэффициенты передачи делителей 2 и 3 выбираются одинаковыми 2". Выходные сигналы фазовращателя 5, подвижная часть которого перемещается со скоростью Й, представлены на фиг. 2 б,В селекторе 7 с помощью блоков 24-28 определяется номер сектора фазомодулированных сигналов фазовращателя 5. Выпрямители блока 24 детектируют выходные сигналы фазовращателя 5. Компараторы блока 25 вырабатывают прямоугольные сигналы из синусного сигнала (фиг. 2 в). косинусного сигнала (фиг, 2 г) фазовращателя 5 и из выходнь 1 х сигналов блока 24 (фиг. 2 д).По одному из фронтов импульсов генератора 1 выходйой код компараторов блока 25 фиксируется в регистре 26. Однопеременный выходной код регистра 26 преобразуется в дешифраторе 27 в арифметический код, Младший разряд кода регистра 26 управляет работой коммутатора 28 так, чтобы меньшее по модулю из выходных напряжений блока 24 поступило на информационный вход АЦП 8, а большее по модулю - на 5 опорный вход АЦП 8, В АЦП 8 формируетсякод отношения меньшего по модулю фазомодулированного сигнала фазовращателя 5 к большему внутри каждого сектора, В блоке 9 путем обратного тригонометрического "0 преобразования кодов выходной код АЦП 8преобразуется в линейный код аргумента (например, путем формирования кода арктангенса) и в четных секторах, при единичном значении младшего разряда кода шифратора 27 инвертируется. Выходной код блока 9 представлен на фиг. 2 ж. Фазный пилообразный код (фиг. 2 з) с периодом выходного сигнала фазовращателя 5 образуется из выходного кода шифратора 27 20 (старшие разряды) и выходного кода блока9 (младшие разряды).В сумматоре 10 формируются мгновенные значения кода перемещения (фиг, 2 и) в виде разности фазного пилообразного кода 25 (фиг. 2 з) и опорного пилообразного кода делителя 3 (фиг, 2), При разрешающей способности преобразования амплитуды выходных сигналов фазовращателя 5 в код, соответствующей К разрядам, смена инфор мации в сумматоре 10 происходит в каждомпериоде генератора 1.Однако фазная информация сумматора10 нестабильна из-за влияния случайных наводок. Сумматор 11 и регистр 12 образует 35 накапливающий сумматор для суммирования выбранного числа мгновенных значений угла сумматора 10, Однако обычное суммирование неприемлемо из-за скачкообразного изменения выходного кода сум матора 10 при переходе через границуполюсного деления, Для исключения погрешности при суммировании кодов сумматора 10 предназначена совокупность элементов 15-22.45 В дешифраторе 15 анализируется состояние двух старших разрядов каждого значения выходного кода сумматора 10. Принулевом состоянии этих разрядов выходнойсигнал дешифратора 15 проходит через от крытый элемент 16 И устанавливает в 1 триггер 20, Элемент 17 И закрывается, а элемент 18 открывается. В этом состоянии дешифратора 15, а также при увеличении кода сумматора 10 (Состояние его старших разрядов 55 равно 01) с выходов элементов 18 и 22 нулевые сигналы поступают на входы старших разрядов первой группы входов сумматора 11, Пофронту импульса с инверсного выхода генератора 1 в регистре 12 записывается выходной код сумматора 11, представляю1797161 10 20 25 30 щий собой сумму предыдущих значений кодов. хранящуюся в регистре 12, с текущим значением кода сумматора 10. С периодом, соответствующим выбранному количеству суммируемых значений кодов, с выхода делителя 2 поступает фронт импульса, по которому выходной код регистра 12 переписывается в регистр 13. По этому же фронту в формирователе 14 вырабатывается узкий, немного задержанный импульс, по которому сбрасываются в 0 триггеры 20, 21 и регистр 12, Начинается новый цикл усреднения и формирования выходного кода с периодом, равным выбранному периоду с промежуточного выхода) делителя 2 частоты,Если, выходной код сумматора 10 уменьшается и в одном цикле усреднения переходит через границу полюсного деления фазовращателя 5 код старших разрядов изменяется из состояния 00 в состояние 11),при каждом значении кода сумматора 10 со старшими разрядами 11 сигнал с второго выхода дешифратора 15 проходит через элементы 18 и 22 и в виде единичного сигнала поступает на вход старших разрядов первой группы входов сумматора 11. В результате исключается погрешность суммирования кодов при переходе через границуполюсного деления фазовращателя 5. При переходе через границу полюсного деления фазовращателя 5 в сторону увеличения кодов (код старших разрядов суммаФормула изобретения Преобразователь угла поворота вала в код, содержащий последовательно соединенные генератор импульсов, первый делитель частоты, блок питания, фазовращатель, селектор секторов, аналоговые выходы которого подключены к входам аналого-цифрового преобразователя, выходы аналого-цифрового преобразователя подключены к группе входов блока функционального преобразования кодов, выходы. которого и цифровые выходы селектора секторов подключены соответственно к младшим и старшим разрядам одной группы входов первого сумматора, первый регистр, о т л и ч а ю щ и й с я тем, что, с целью повышения точности преобразователя, в него введены второй делитель частоты, кодовая шина, элемент синхронизации, фор. мирователь импульсов, второй сумматор, второй регистр, дешифратор, четыре элемента И, два триггера и элемент ИЛИ., прятора 10 изменяется иэ состояния 11 в состояние 00) сначала триггер 21 устанавливается в 1 сигналом с второго выхода дешифратора 15. Затем при каждом значении кода сумматора 10 со старшими разрядами 00 сигнал с первого выхода дешифратора 15 проходит через элементы 19 и 22 и поступает на вход младшего из старших разрядов первой группы входов сумматора 11, что также исключает погрешность суммирования кодов. При отсутствии в цикле усреднения переходов через полюсное давление фазовращателя 5 с выходов элементов 18 и 22 на соответствующие входы сумматора 11 поступают нулевые сигналы Точность измерения преобразователя по соавнению с прототипом увеличивается в ъП раз, где и - количество усредняемых мгновенных значений угла в одном цикле измерения. Преобразователь допускает изменение угла поворота в цикле измерения (с учетом всех погрешностей преобразователя) не более четверти полюсного деления фазоеращателя 5, Увеличение допустимого изменения угла нецелесообразно из-эа увеличения динамической погрешности. Длительности цикла измерения определяется номером выхода делителя 2, подключаемого к входу формирователя 14 и С-входу регистра 13, и может оперативно изменяться в процессе эксплуатации в зависимости оттребований к преобразователю,мой выход генератора импульсов подключен к счетному входу второго делителя частоты и к входам синхронизации селектора секторов и элемента синхронизации, информационный вход которого соединен с одним из выходов блока питания, а выход подключен к установочному входу второго делителя частоты, информационные входы которого соединены с кодовой шиной, а выходы подключены к другой группе входов первого сумматора, выходы которого подключены к младшим разрядам первой группы входов второго сумматора, выходь 1 двух старших разрядов первого сумматора подключены к входам дешифратора, первый выход дешифратора подключен к первым входам первого и второго элементов И, второй выход дешифратора подключен к первым входам третьего и четвертого элементов И, выходы первого и третьего элементов И подключены к одним входам соответственно первого и второго тригге1797161 Фиг.2Составитель А. СмирновТехред М,Моргентал Корректор С.Патруше актор М. Кузне Заказ 656 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при 113035, Москва, Ж, Раушская наб., 4/5 оизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагари ров, прямые выходы которых подключены соответственно к вторым входам четвертого и второго элементов И, а инверсные выходы - к вторым входам соответственно третьего и первого элементов И, выходы второго и четвертого элементов И через элемент ИЛИ подключены к входу младшего из старших разрядовпервой группы входов второго сумматора, выход четвертого элемента И подключен к входам остальных старших .разрядов первой группы входов второго сумматора, выходы второго сумматора подключены к информационным входам второго регистра, выходы которого подключены к второй группе входов второго сумматора и к информационным входам первого регистра, выходы которого являются выходами преобразователя, один из выходов первого делителя частоты подключен к управляющему входу первого регистра и через формирователь импульсов - к другим входам первого и второготриггеров и к входу сброса второго регистра, управляющий вход которого соединен с инверсным выходом генератора импульсов, один из цифровых выходов селектора секторов подключен к одному входу блока функционального преобразования кодов,