Устройство для декодирования последовательного двоичного кода с интервалами ограниченной длины формата (2, 7)

) н ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ(56) АвторскоеМ 1249707, кл,Патент США Укл, Н 03 М 7/О юл. Укий8.8)свидетН 03 М411571978 ьство СССР /46, 1985. ОДИРОВАНИЯНОГО КОДА СЙ ДЛИНЫ(54) УСТРОЙСТВО ДЛЯ ДЕ ПОСЛЕДОВАТЕЛЬНОГО ДВОИ ИНТЕРВАЛАМИ ОГРАНИЧЕНН ФОРМАТА (2,7)(57) Изобретение относ ся к вычисли ветств вый и ства,ВТОРСНОМУ СВИДЕТЕЛЬСТВУ Изобретение относится к вычислительной технике и может быть исполь"зовано в системах регистрации цифровых сигналов, например, на магнитнооптицеских дисках,Наиболее близким по техническойсущности к предлагаемому являетсяустройство, содержащее восьмиразрядный сдвигающий регистр, на выходахкоторого формируются сигналы, соответствующие восьми последним битамвходной кодовой последовательности,последовательный вход сдвигающегорегистра является информационным входом устройства, синхровход - первымтактовым входом устройства, а такжекомбинационную логическую схему, вы"полняющую логическую операцию с+ей++Ьйй+аЕ, выход которой подключен квходу элемента памяти, синхровходкоторого является вторым тактовым тельной технике и может быть использовано в системах регистрации цифровых сигналов, например, на магнитнооптицвских дисках. Изобретение позволяет упростить устройство для декодирования последовательного двоичного кода с интервалами ограниченнойдлины Формата (2,7), Устройствосо"держит сдвигающий регистр 1, элемент 2 памяти и вычислительный блок3, реализующий булеву функцию И == Ж + АД + ГЗ + ГЛ (где А,Г,Д,Ж,З,Л и И - знацения логических переменных.), выполненный на элементе 82-2-2-2 ИИЛИ-НЕ. 1 з.п.ф-лы, 3 ил.входом устройства, а выход - выходомустройства.Недостатком известного устройстваявляется сложность.Цель изобретения - упрощение устройства.На Фиг. представлена Функциональная схема устройства; на фиг.2 - схема конкретного выполнения устройства; на Фиг.3 - временные диаграммы,поясняющие работу устройства.Устройство содержит сдвигающийрегистр 1, элемент 2 памяти, вычислительный блок 3 реализующий булевуфункцию И = Ж + АД + ГЗ + ГЛ, гдеА, Г, Д, Ж, Л и И - значения логических переменных.Позициями 4 - 6 обозначены соотенно информационный вход, первторой тактовые входы устройпозицией 7 - выход устройства25 Формула изобретения 451. Устройство для декодированияпоследовательногодвоичного кода синтервалами ограниченной длины Фор 3 173600Блок 3 выполнен на элементе Г-",2=2-2 И-ЙИЛИ"НЕ 8,На диаграммах (фиг,3) обозначеныследующие сигналы: а - сигнал на вхо 5де М; б - сигнал на входе 5; в - сигнал на выходе первого разряда регистра (на фиг. 1 отсутствует); г - сигнал на выходе второго разряда регистра 1, д - сигнал на выходе третьегоразряда регистра 1; е - сигнал навыходе четвертого разряда регистра(на фиг.1 .отсутствует); ж - сигнална вьходе пятого разряда регистра 1,3 - сигнал на выходе шестого Разряда регистра 1, и - сигнал на выходеблока 3; к - сигнал на входе 6,л - сигнал на выходе 7.Устройство работает следующимобразом, 20Входная кодовая последовательность поступает на информационныйвход 4 устройства синхронно с тактовой частотой, поступающей на тактовый вход 5 устройства. По фронтамтактовых импульсов кодовая последовательность продвигается по сдвигающему регистру 1, формируя на выходахего разрядов с первого по шестойсигналы. Блок 3, на входы которогопоступают сигналы с информационноговхода Ч устройства, выходов второго,третьего, пятого и шестого разрядовсдвигающего регистра 1 и выхода элемента 2 памяти, формирует сигнал всоответствии с булевым выражением , 35И = Ж + АД + ГЗ + ГЛ, из которого спомощью элемента 2 памяти по фронтамтактовых импульсов, поступающих натактовый вход .6 устройства, выбирается информационная последователь", 4 ОностьЭлемент 2 памяти может быть,выполнен на непрозрачном П-триггере. 4мата (2,7), содержащее сдвигающий регистр и элемент памяти, выход которого является выходом устройства, последовательный вход сдвигающего ре- гистра подключен к информационному входу устройства, синхровход сдвигающего регистра является первым тактовым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введен вычислительный блок, реализующий .булеву Функцию И = Ж + + АД + ГЗ + ГЛ, где А, Г, Д, Ж, 3, И и Л - значения логических переменных, первый вход которого подключен к выходу элемента памяти, выходы второго, третьего, пятого и шестого разрядов сдвигающего регистра подключены соответственно к второму, третьему, четвертому и пятому входам вычисли" тельного блока, Реализующего булеву функцию И = Ж + 7 Д + ГЗ + ГЛ, выход которого подключен к,информационному входу элемента памяти, синхровход которого является вторым тактовым входом устройства, шестой вход вычислительного блока, реализующего булеву функцию И = Ж + АД + ГЗ + + ГЛ, подключен к информационному входу устройства2. Устройство по и1, о т л и - ч а ю щ е е с я тем, что вычислительный блок реализующий булеву функцию И = Ж + АД + ГЗ + ГЛ, выполнен на элементе 2-2-2-2 И-ЧИЛИ-НЕ, выход которого является выходом блока, первый вход первого элемента И является первым входом блока, второй вход первого элемента И объединен с первым входом второго элемента И и является вторым входом блока, первый вход треть-: его элемента И является третьим вхо" дом блока, первый и второй входы четвертого элемента И объединены и явля" ются четвертым входом блока, вторые входы второго и третьего элементов И являются соответственно пятым и шес-тым .входами блока.