Устройство для контроля микропроцессора

Изобретение относится к вычислительной технике и может найти применение при построении надежных микропроцессорных систем,Цель - повышение достоверностиконтроля.На чертеже представлена функцио-нальная схема устройства.Устройство для контроля процессора содержит триггер 1, блок 2 постоянной памяти, первый 3 и второй4 регистры, первый 5 и второй б элементы И, первую схему 7 сравнения,контролируемый микропроцессор З,выход 9 ошибки устройства, дешифратор10, вторую 11 и третью 12 схемы сравнения, первый 13 и второй 14 элементы ИГИ, первый 15 и второй 16 демультиплексоры, выходы санкционированной записи 17 и санкционированного чтения 18 устройства.Устройство работает следующим образом.После включения питания в схемеконтролируемого микропроцессора 8формируется сигнал сброса ОТВЕТ),который через соответствующую линиюшины управления поступает на входсброса второго регистра 4 и К-входтриггера 1, что приводит к установкеих в нулевое исходное состояние.В результате этого из блока 2 постоянной памяти по третьему выходубудет выбран код сегмента программы, содержащий подпрограмму инициа 35лизации указателя стека - макропрограммного счетчика. При выборкекоманд этой подпрограммы старшие разРяды адреса, формирумого микропро 40цессором 8, будут совпадать с кодомсегмента, установленным на третьемвыходе блока 2 постоянной памяти,Этоприведет к срабатыванию третьей схемы 12 сравнения, выходной сигнал которой через первый элемент ИЛИ 13 поступит на управляющий вход второгодемультиплексора 16. Последний обеспечит прохождение сигнала чтенияпамяти (МЕМ 1 О с шины управления микропроцессора 8 на выход 18 санкционированного чтения. В результате изпамяти микропроцессорной системы будут считаны команды инициализацииуказателя стека-макропрограммного55счетчика и в нем будет установленначальный адрес микропрограммы. Подпрограмма инициализации заканчивается командой возврата ВЕТ. При реализации этой команды контролируемый микропроцессор 8 выполнит один или несколько машинных циклов (для микропроцессора серии КР 580 - два) обращения к памяти по адресу, указанному в указателе стека.Код первого байта каждой команды, исполняемой контролируемым микропроцессором 8, фиксируется в первом регистре 3 благодаря поступлению на вход его синхронизации конъюнкции сигналов чтения первого байта команд М 1 и сигнала чтения памяти МЕМВ. с выхода первого элемента И 6. В тот момент, когда контролируемый микропроцессор 8 прочитает команду йЕТ, сработает настроенный на ее код дешифратор 10. В момент обращения к стеку в период исполнения команды НЕТ на шине управления контролируемого микропроцессора 8 появится сигнал 8 ТАС, который через первый элемент ИЛИ 13 и второй демультиплексор 16 разрешает чтение и стробирует дешифратор 10. На его выходе появится единичный потенциал. В момент считывания кода очередной макрокоманды этот потенциал совпадает с сигналом чтения памяти МЕМЕ, на выходе второго элемента И 6 появится импульс. Этот импульс поступает на вход синхронизации второго регистра 4, в котором фиксируется адрес обращения, установленный в этот момент на шине адреса контролируемого микропроцессора 8.Дальнейшее выполнение программы контролируемым микропроцессором связано с исполнением очередной вызванной командой КЕТ с помощью указателя стека-макропрограммного счетчика, подпрограммы. Поскольку во втором регистре 4 установлен адрес очередной макропрограммы, то с выходов блока 2 постоянной памяти будут считываться коды сегментов выходных данных, входных данных и программы, Исполнение команд подпрограммы сводится к реализации типовых машинных циклов: записи в память, чтения памяти и чтения байтов команды.В машинном цикле записи старшие Разряды адреса обращения с помощью первой схемы 7 сравнения сравниваются с кодом сегмента выходных данных. При правильной работе микропроцессора 8 эти коды совпадают и первый демультиплексор 15 пропускает62 б 5 15998 на выход 17 санкционированной записи устройства сигнал записи в память МЕМИ,в результате чего произойдет запись в память микропроцессорной системы информации с шины данных микропроцессора 8. При некорректном обращении первая схема 7 сравнения не сработает и первый демультиплексор 15 пропустит сигнал МЕМУ на второй выход. При этом запись в память не.,произойдет, в ней будет сохранена корректная. информация, полученная в предшествующем цикле вычислений, а сигнал с второго выхода первого демультиплексора 15 через второй элемент ИЛИ 14 поступит на Б-вход триггера 1 и с его выхода будет активирован выход 9 ошибки устройства,В машинном цикле чтения старшие 20 разряды адреса обращения с помощью второй схемы 11 сравнения сравниваются с кодом сегмента входных данных. При правильной работе микропроцессора 8 эти коды совпадают и вы ходкой сигнал второй схемы сравнения через первый элемент ИЛИ 13 переводит второй демультиплексор 16 в такое состояние, что сигнал чтения памяти МЕМЕ с .шиньг управления микро О процессора 8 поступает через первый выход второго демультиплексора 16 на выход 18 санкционированного чтения устройства в память микропроцессорной системы. При этом последняя через шину данных направляет информацию в микропроцессор 8, т.е. реализуется чтение. При некорректном обращении в результате сбоя или отказа микропроцессора 8 старшие разряды адреса и код сегмента не совпадают, что приводит к отсутствию единичного сигнала на выходе второй схемы 11 сравнения и первого элемента ИЛИ 13. В этом случае сигнал чтения памяти МЕМК поступит на второй выход второго демультиплексора 16. Следовательно, чтение памяти будет запрещено и микропроцессор прочитает четную комбинацию с неактивированной шины данных. Если в программе использован контроль на нечетность, то такие "данные" не будут использованы в вычислительном процессе. Кроме того, сигнал с второго выхода вто рого демультинлексора 16 через второй элемент ИЛИ 14 поступит на Б- вход триггера 1, который перейдет в активное состояние и сформирует единичный сигнал на выходе 9 ошиб-ки устройства,В машинном цикле чтения байта команды старшие разряды адреса обращения сравниваются с кодом сегментапрограммы с помощью третьей схемы12 сравнения. Далее все протекаетаналогично циклу чтения, рассмотренному вьппе. Единственным отличием является то, что коды команд в случаенекорректного чтения на нечетностьне проверяются. Однако, если учесть,что рекомендуется каждую линию шиныданных микропроцессора 8 через резистор подключать к питанию, то прочитанная при некорректном чтении кодовая комбинация будет ГГ,б, чтосоответствует команде перезапускаКБТ, т.е, при некорректном чтениикоманды в худшем случае произойдетперезапуск программы,Так функционирует устройство дотех пор, пока подпрограмма не кончится. Последняя команда подпрограммы КЕТ исполняется так же, как описано вьппе, и приводит к смене кодаво втором регистре 4. Начинаетсяконтроль очередной подпрограммы ит ад,е Формула изобретения Устройство для контроля микропроцессора,содержащее первый регистр, первый и второй элементы И, блок памяти, первую схему сравнения, триггер, причем информационный вход первого регистра является входом устройства для подключения к шине данных контролируемого микропроцессора,входы устройства для подключения к выходу признака первого байта команды и к выходу чтения памяти контролируембго микропроцессора поцключены соответственно к первому и второму входам первого элемента И, выход ко торого подключен к синхровходу первого регистра, первый информационный вход первой схемы сравнения является входом устройства для подключения к шине адреса контролируемого микропроцессора, нулевой входтриггера подключен к входу устройства для подключения к выходу сбросаконтролируемого микропроцессора,прямой выход триггера является выходом ошибки устройства, о т л ич а ю щ е е с я тем, что, с целью1599862 Составитель И.СафроноваРедактор А.Маковская Техред М.Дидык Корректор О, ЦиплеШ ЩВ еЗаказ 3144 Тираж 569 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раущская наб., д. 4/5 Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина, 101 повышения достоверности контроля, вустройство введены второй регистр,две схемы сравнения, дешифратор, двадемультиплексора, два элемента ИЛИ,причем вход стробирования дешифратора и первый вход первого элементаИЛИ подключены к входу устройствадля подключения к выходу обращенияк стеку контролируемого микропроцессора, выход первого регистра соединен с информационныю входом дешифратора, выход которого соединен с первым входом второго элемента И, второй вход которого обьединен с информационным входом первого демультиплексора и подключен к выходу чтения памяти контролируемого микропроцессора,выход второго элемента И соединен с сикхровходом второго регистра, информационный вход и входсброса которого являются входами устройства для подключения соответственно к шине адреса и выходу сбросаконтролируемого микропроцессора, первые информационные входы второй итретьей схем сравнения подключены к входу устройства для подключения кшине адреса контролируемого микропроцессора, выходы кодов сегментавыходных данных, входных данных исегмента программы блока памяти подключены к вторым информационным входам соответственно первой, второйи .третьей схем сравнения, выходы ко О торых соединены соответственно с управляющим входом второго демультиплексора, вторым и третьим входамипервого элемента ИЛИ, выход которо. го соединен с управляющим входом первого демультиплексора, первые выходыдемультнплексоров являются соответственно выходами разрешения чтенияи записи устройства, вторые выходыдемультиплексоров соединены соответственно с первым и вторым входамивторого элемента ИЛИ, выход которого подключен к единичному входу триггера, информационный вход второгодемультиплексора подключен к выходу 25 записи памяти контролируемого микропроцессора.