Устройство для умножения на постоянную величину

(51) 5 5 06 Е 7/5 ОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ П 1 НТ СССР- 4 САНИЕ ИЗОБРЕТЕНИ ВИДЕТЕЛЬСТВ Д ВТОРСК(56) Карцев М. А. Арифметика цифровьмашин. - М.: Наука, 1969, с. 35рис. 4.2 а - г. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ОСТОЯННУЮ ВЕЛИч 1 ИНУзобретение относится к вычислительхнике и может быть использовано в лизированных устройствах цифровых автоматического управления, а такжеобщего назначения. Целью изобреявляется повышение точности выполумножения на постоянную величину. изобретения достигается тем, что в(57) Иной тспециасистемв ЭВМтенияненияЦель устроиство для умножения, содержащее два и-разрядных регистра 1, 2, (и+1)-разрядный регистр суммы 4, (и+1) -разрядный сумматор 3. блок 14 управления, дополнительно введены (а - 1) -разрядный регистр 10, две группы элементов И 8, 9, элементы И 12 и элемент НЕ, позволяющие после выполнения операции умножения провести одновременно прибавление к произведению некоторого числа, равного и противоположного по знаку половине ошибки округления постоянной величины, и округление результата Проведенная статистическая оценка точности выполнения операции умножения показывает, что результирующая погрешность операции может быть уменьшена в 1,6 разя при одновременном уменьшении погрешности, обусловленной округлением постоя - ной величины в 4 раза. 1 пл.О 20 35 4 Ь Изобретение относится к зычислительной технике и может быть использовано в цифровых вычислительных устройствах с фиксированной запятой.Цель изобретения - повышение точности выполценил умножения ца постоянную величину.Нд чертеже приведена функциональная, схема устройства для умножецил на постоянную величину.Устройство содержит и-разрядные регистры 1 и 2, (и+1)-разрядный сумматор 3, (п+1)-разрядный регистр суммы 4, вход 5 постоянной величины устройства, вход 6 переменной величины устройства, выход 7 результата умножения устройства, две групп 1.1 элементов И 8 и 9, (и - -1).разрядный регистр 10, элементы НЕ 1 и 1 12, тактовый вход 13 устройства и блок 14 управления, который содеркит счетчик 15, дешифрагор 16, два элемента ИЛИ 17 и 18 и элемент И 19, Регистр 1 предназцачец для хранения старших разрядов постоянной величины, сдвиговый регистр 2 - для записи переменной величины, а также для записи считывания старших (и - 1) разрядсв результата, сдвиговый регистр 4 - для хрдценил (гг+ .) младших разрядов результата, регистр О для хранения младших р)дзрядов постояццс:й Величины,Дешифратор 16 блока управления имест (2 п+6) вьгходов, причем четные егс выходь, начиная с четвертого по (2 г 1) 2), соединены с входами элемента ИЛИ 17, 51 егетные выходы, ця гинал с плтого, соединены с входами зле мента ИЛ И8.Устройство работает следующим образом,Появление первого тактового импульса на вход 13 приводит к изменению состояния счетчика 15 и возбу)кдению п,.рвого выхода дешифратора 6. При этом происходит обнуление регистров 1, 2, 4 и 10. При поступлении второго тактового импульса нд втором выходе дешифратора вырабатывается сигнал, по которому производится запись перемецной с входа 6 в регистр 2 и постоянной величины с входа 5 в оегистры 1 и 10, причем и старших рдзр 5)дОВ - в регггстр 1 51 (и- -) младших разрядов - в регистр 10.С поступлением третьего тактового импульса нд вход счетчика 15 возбуждается третий выход дешифратора 16 и появляется логическая единица на первом входе элемента И 12. При этом, если в старшем разряде регистра 10 записана единица, появляесся сигнал на выходе элемента И 2, и логическая едцница поступает цд вход младшего разряда регистра 1, в противном случае единица на вход младшего разряда регистра 1 не поступает. Тем самым производится округление постолцггстй величины до и разрядов.Четвертый тактовый импульс приводит к возбуждению четвертого выхода дегцис)ратора и появлению на входе, а следовательно, и ца выходе элемента ИЛИ 17 логической единицы. Если ицформациоццьгй выход старшего разряда регпл ра 2 единичный ца выходе элемента И 9 формируетсл логи ческая единица. которал открывает элементь 1 И 9 и обеспечивает перецос содержимо-и регистрав сумматор 3, Результат суммирования с содеркимым регистра суммы пересылается в регистр 4 суммы.С поступлением пятого тактового импульса возбуждается пятый выход дешифратора. Логическая единица через элемент ИЛИ 18 поступает на входы сдвига регистров 2 и 4 и обеспечизает сдвиг содержимого регистров влево ца один разряд.Возбуждение шестого выхода дешифраторя, возцикагощее с поступлением шестоо тактового импульса, приводиткак и в четвертом такте работьг устройства, к появлепиго логической единицы на выходе элемечта ЛИ 17 и на входе элементд И 19. С помощью последнего производцтсл дггдлцз сле- ДУОШЕГО РДЗРЯДД ПЕРЕМЕ 11 НОй, КОтОРЫй с)азалсл на месте старшего рдзряда регистра 2. Гри наличии единицы содеркимое регистра 1 поступает в сумматор, где склддывдетсл с зг)писанным ранее ислОм. Сумма пересылается в регистр 4.Поступ. пение седьмого тдтово.о импульсасд приводит к изменениям в состоянии устройства гсдгс и прц поступлении пятого тдтового импульса, Производится сдвиг содержимого регистров 2 и 4 влево ца один разряд. При этом содер)кимое старшего разр 51 да регистра 4 переносится в освободивгпийся младший разряд регистра 2,В следуюгцих тактах работы устройства продолжаетсл анализ содержимого разрядое регистра ., ИО результатах которого рдзреьцаетсл либо зацоещдетсл перенос содеожимого регистра 1 в сумматор. Прц появлейии единицы переноса старшего разряда сумматора она поступает на вход младшего разря 11 а регистра 2. Указанные операции вы. полнлются до тех пор, цока це црояцялизируготся все разряды перемейной,По здверцгеции выполценцл операции умножения (2 п+2)-го такта работы устройства произведение оказывается размещенным ь двух регистрах: старшие (п - 1) разрядов - в регистре 2, младшие (п+1) разрядов - в регистре 4, Результат умножения должен быть округлец до и разрлдов. По правилу округления единцца в -Й разряд прибавляется в том случае, если величина отбрасываемой части больше половины едиццць гг-го разряда, т, е. числа /2 2 ". При этом старший разряд отбрасываемой части содержит еди ни цу. Если, величи на отбрасываемой части меньше половины единицы и-го разряда (в ее старшем разряденуль) и-й разряд числа остается без изменений.Для ггОЯЫИЕИИЯ точЦОСтн вЫПОЛЦЕЦИя операции умножения необходимо перед ок1594528 15 20 формула изобретения 45 50 руглением прибавить к произведецик величину, противоцолокцую по знаку и равную половице ошибки округления а константы. Т. е., если округление константы произошло в меньшую сторону, необходимо к результату умнокения прибавить величину а/2, аесли в большуо - вычесть. Последующая операция округления заключается в прибавлении к результату умнокения величины 1/2( )(2 ", Таким образом, в первом случае к результату умнокения должна быть прибавлецд величина ( - -+ -- 2 ), а во втором -ч.- ла гг( - -+ - 2 ). В преллагдемом устроиствеос- лиг.уткдздцые операции производятся автоматически и олцовремецчо.Гри поступлении ца вход счетчика 15 (2 л+3) -го тактниго импульса возбуждается (2 л+3)-й выхол лсшифрагорд, что приволит к открь:тию эе;енто И 8. Если константа округляется в меньцую сторону, в регистре 10 содержится гелчицд, равная ошибке округления сс, причем п старием разряде - нуль. При открьтии элементов И 8 к младшей части произведения, размещенной в регистре суммы 4, прибавляется число а/2 (бл а года ря соответствуощему соединению выходов регистра 10 и входов сумматора), д также через элемент Н 1 с в число/2 2 ", поскольку его выход соединен со старшим разрядом числа, записанного в сумматоре. Следовательно, одновременно к результату умножения прибавляется велиа 1чина (+ - 2 ").2 2 Если константа округляется в больцую. сторону, в регистре 10 содержится число, равное (4 " - а), причем в старшем разряде - единица. При открытии элементов И 8 в сумматор- поступает половина указавого числа, т, е. величина - (2 - а). На выходе- лэлемента НЕ 11 - нулевой сигнал, поэтому дополнительного подсуммирования величины 1/2 2 " к результату умножения не происходит.(2 п+4) -й тактовый импульс приводит к возбуждению (2 л+4) -го выхода дешифратора и появлению логической единицы на выходе элсмецта ИЛИ 18. При этом происходит сдвиг влево на один разряд содержимого регистров 2 и 4. В результате в регистре 2 оказывается округленное с повышенной точностью до л разрядов произведение.С поступлением на вход счетчика (2 п+5) го тактового импульса на (2 п+5) -м выходе дешифратора вырабатывается сигнал, по которому солержимое регистра 2 поступает ца выхол 7 устройства. (2 п+6)-й тактовый импульс приволит к возбуждению (2 л+6)- го выхода дешифратора и обнулению счетчика. На этом цикл выполнения операции умножения здкдцчцвдется,Проведение указанных операций приводит к тому, что лиапдзоц распрелеления слу чайной величины в, предстдвлчоце собошибку, обусловленную округлением константы, сужается по сравнению с диапазоном распределения в в извес гном устройстве.Полностью компенсировать ошибку в це представляется возможным цз-за случдццого характера переменной х Однако, если к результату умножения прибавляется- личица, рдвцая половине оццбкц округления константы, длина интервдла ее распредел;а а ция сокращается вдвое и составляет- -ф -2 2Это соответсгвует умеце лцсссчошибки, вызвангой ок 1 уг;ен. ь.;,:гг:,ц,до велцчиць;. О,12 что в 4 раза меньше, чем в цззсстц. усгройстве.Дисперсия результирующей оцбк в - полцецця операции умножения при этом равна а 20,=0,+0= - - -12 12 2 - 2 лглс 0 = -- дисперсия ошибки округле ниц результата,Гри а=1/2 2225- 2 - 2 л48 12 48 Таким образом, предлагаемое устройство позволяет повысить точность выполнения операции умножения в 1,6 раза, цри этом погрешность, вызываемая округлением по. стояццой величины; уменьшается в 4 разя,Устройство для умножения ца постоянную величину, содержащее два и-разрядных регистра (и - разрядность сомножителей), (и+ ) -разрядный сумматор, (л+1) -разрядный регистр суммы и блок управления, тактовый вход которого соединен с тактовым вхолом устройства, вход.постоянной величины которого соединен с информационными разрядными вхолами первого л-разрядцого регистра, разрядные выходы суммы (и+1)разрядного сумматора соединены с входами соответствуюцих разрядов (л+1) -разрядного регистра суммы, выход старшего разряда которого соединен с входом младшего разряда второго и-разрядного регистра, . выход старшего разряда которого соединен с входом признака передачи информации блока управления, первый выхол которого соединен с входами сброса первого и второго1594528 Составитель Е. МурзинаРедактор И. Горная Техред А. Кравчук Корректор А. ОсауленкоЗаказ 2830 Тираж 562 ПодписноеВНИР 1 ГИ Госдарственного комитета но изобретениям и открытиям при ГКНТ СССР3035, Москва, Ж - 35, Раугнская наб., д. 45роизводстнснно.издательский комбинат Г 1 атент, г. ужгород, ул. Гагарина, О п-разрядных регистров и (и + 1)-разрядного регистра суммы, вход сдвига которого соединен с входом сдвига второго и-разрядного регистра и вторым выходом блока управления, третий выход которого соединен с входами записи первого и второго а-разрядных регистров, вход переменной величины устройства соединен с информационными разрядными входами второго и-разрядного регистра, вход младшего разряда которого сеединен с выходом переноса (а+1) -разрядного сумматора, выход результата устройства соединен с разрядными выходами второго и-разрядного регистра, вход считывания которого соединен с четвертым выходом блока управления, отличающееся тем, что, с целью повышения точности выполнения умножения на постоянную величину, в него введены (и - 1) -разрядный регистр, две группы элементов И, элемент НЕ и эгемент И, выход которого соединен с входом младшего разряда первого п-разрядного регистра, разрядные выходы которого соединены с первыми входами элементов И первой группы, выходы которых соединены с соответствующими разрядными входами 5 первого слагаемого (а+1) -разрядного сумматора, разрядные входы второго слагаемого которого соединены с выходами соответствующих элементов И второй группы, выход старшего разряда (и - 1) -разрядного регистра соединен с входом элемента НЕ и первым входом элемента И, второй вход которого соединен с пятым выходом блока управления, шестой и седьмой выходы которого соединены соответственно с вторыми входами элементов И первой и второй групп, выход элемента НЕ и разрядные выходы (п - 1) -разрядного регистра соединены с первыми входами соответствующих элементов И второй группы, вход постоянной величины устройства соединен с информационными разрядными входами (и -) -разряд ного регистра.