Постоянное запоминающее устройство

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИК 1 51) 5 б 11 С 7 00 ОПИСАНИЕ ИЗОБРЕТЕН СУДАРСТ 8 ЕННЫЙ КОМИТЕТИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМИ ГКНТ СССР ВТОРСКОМ,Ф СВИДЕТЕЛЬСТ,80158758 полупроводниковых запоминающих устройся. вах. Целью изобретения является повышение надежности устройства за счет сохранения его работоспособности при отказах, связанных с замыканиями двух соседник адресных шин (строк матрицы) накопителя, Для этого в устройство введены логический блок 10, второй мультиплексор 11, три компаратора 6 и три источника опорных напряжений 7 - 9, при этом каналы транзисторов четных и нечетных строк матрицы накопителя имеют различные проводимости, 1 табл., 2 ил.5 10 50 55 Изобретение относится к вычислительной технике и может быть использовано в полупроводниковых постоянных запоминаюших устройствах.Целью изобретения является повышение надежности устройства за счет сохранения его работоспособности при отказах, связанных с замыканиями двух соседних адресных шин (строк матрицы) накопителя.На фиг, 1 представлена функциональная схема устройства; на фиг. 2 - диаграмма опорных напряжений и возможных состояний разрядной шины предлагаемого устройства при считывании информации (а - состояние 4; б - третье опорное напряжение из блока 9; в - состояние 3; г - второе опорное напряжение - из блока 8; д - состояние 2; е - первое опорное напряжение - из блока 7; ж - состояние 1).Устройство содержит накопитель 1, блок 2 предзаряда, первый мультиплексор 3, первый 4 и второй 5 дешифраторы, три компаратора 6, первый 7, второй 8 и третий 9 источники опорного напряжения, логический блок 10, второй мультиплексор 11. На фиг. 1 показаны также адресные входы первой 12, второй 13 и третьей 14 групп, первый 15 и второй 16 входы обращения устройства, выходы логического блока 17 и 18 и информационный выход 19 устройства.Накопитель 1 содержит транзисторы 20 - 27, а блок 2 предзаряда транзисторы 28 - 32 и шину 33 питания. Транзисторы 28, 30, 32 являются транзисторами со встроенным каналом,Устройство работает следующим образом.В исходном состоянии на выходах дешифратора 5 и входе 16 установлен высокий потенциал, а на выходах дешифратора 4 низкий потенциал. При этом производится заряд емкостей шин столбцов накопителя через транзисторы 28 - 32.В начале очередного цикла считывания на одном из выходов дешифратора 4 (пусть, например, на первом) устанавливается высокий уровень напряжения, а на одном из выходов дешифратора 5 (пусть, например, тоже на первом) устанавливается низкий уровень напряжения, При этом считывание информации возможно из двух транзисторов 20 и 21 накопителя. Выбор одного из этих транзисторов определяется первым мультиплексором, который выбирает разрядную шину 1 выход) накопителя (пусть, например, шину 33) и, тем самым, однозначно определяется транзистор, из которого оудет осуществляться считывание информации.Однако, в случае закоротки любых двух соседних адресных шин (строк) накопителя в процессе изготовления устройства или при его эксплуатации, к выбранной разрядной шине накопителя оказываются подклюценными параллельно сразу два транзистора накопителя, на затворы которых подан 15 20 25 30 35 40 45 4высокий потенциал (сигнал выборки адресной шины), превышающий порог отпирания транзистора с тонким подзатворным диэлектриком (активного транзистора) .В зависимости от конкретной записанной информации в данном накопителе возможны следующие четыре случая: оба параллельно соединенных транзистора имеют тонкий подзатворный диэлектрик (активные транзисторы); оба эти транзистора имеют толстый подзатворный диэлектрик (паразитные транзисторы); первый из этих транзисторов - активный транзистор, второй - паразитный; первый из этих транзисторов - паразитный транзистор, второй - активный.В известном устройстве в случаях 3 и 4 производится считывание ошибочной информации, так как невозможно отличить, какой адресной шине транзистор принадлежит, информация из которого считывается в данный момент.В силу того, что транзисторы, соединенные с двумя соседними адресными шинами в предлагаемом устройстве, имеют различные геометрические размеры, во всех четырех рассмотренных случаях в процессе считывания на выбранной разрядной шине устанавливаются различные уровни напряжений. Так, если принять отношение длины к ширине канала, например, первого из двух рассматриваемых транзисторов большим, чем у второго, то за счет протекания тока через транзистор 28 со встроенным каналом, на затвор которого при считывании подается низкий уровень напряжения, в первом случае падение напряжения на двух открытых активных транзисторах будет минимальным и на разрядной шине установится наименьший из возможных уровень потенциала (состояние 1 на фиг. 2). Во втором случае оба транзистора закрыты (паразитные транзисторы имеют высокое пороговое напряжение) и на разрядной шине установится максимальный из возможных уровней потенциала (состояние 4 на фиг. 2). В третьем случае уровень потенциала на разрядной шине будет определяться падением напряжения на первом транзисторе (второй транзистор - паразитный, закрыт) и .на ней установится напряжение, соответствующее состоянию 2 на фиг. 2 и, наконец, в четвертом случае (второй транзистор - активный) на разрядной шине установится напряжение, соответствующее состоянию 3 на фиг. 2. Уровни опорных напряжений на шинах источников 7 - 9 опорного напряжения выби= раются так, чтобы они имели промежуточное значение относительно четырех возможных состояний на выбранной разрядной шине (фиг, 2), что позволяет с помощью использования дополнительно введенных блоков 7 - 11 однозначно идентифицировать правильные состояния запоминающих транзисторов накопителя.Выходы блоков 17 18 Логический блок может быть выполнен на одном полусумматоре ИСКЛЮЧАЮЩЕЕ ИЛИ и двух. элементах ИЛИ-НЕ.Второй мультиплексор 11 передает на выход 19 устройства один из двух выходных сигналов, соответствующих информации, хранящейся на запоминающем транзисторе, соединенном с выбираемой в данный момент адресной шиной накопителя, в зависимости от состояния прямого н инверсного входов младшего разряда адресных сигналов первой группы адресных входов устройства. Таким образом, в процессе считывания напряжение на разрядной шине через первый мультиплексор 3 поступает на первые входы компараторов 6, на которых происходит его сравнение с соответствующими напряжениями, поступающими с первого 7, второго 8 и третьего 9 источников опорного напряжения. На выходах компараторов формируется трехбитовый код, соответствующий одному из четырех возможных состояний выбранной разрядной шины накопителя.Логический блок 10 преобразует выходные сигналы компараторов в два сигнала, соответствующих правильным состояниям запоминающих транзисторов двух соседних закороченных шин накопителя, выбираемых в данный момент. Таблица истинности, описывающая работу логического блока, имеет следующий вид. е формула изобретенияПостоянное запоминающее устройство, 5 содержащее первый и второй дешифраторы,первый мультиплексор, блок предзаряда и накопитель, состоящий из матрицы транзисторов, причем затворы транзисторов строк матрицы соединены с соответствующими выходами первого дешифратора, стоки транзисторов столбцов матрицы соединены с соответствующими выходами второго дешифратора и с информационными входами блока предзаряда, выходы которого соединены с истоками транзисторов соответствующих 15 столбцов матрицы и с информационнымивходами первого мультиплексора, информационные входы первого и второго дешифраторов и управляющие входы первого мультиплексора являются соответственно адресными входами первой, второй и третьей группы устройства, управляющие входы первого и второго дешифраторов являются первым входом. обращения устройства, а управляющий вход блока предзаряда - с вторым входом обращения устройства, отличающее ся тем, что, с целью повышения надежностиустройства, в него введены логический блок, второй мультиплексор, первый, второй и третий источники опорного напряжения и первый, второй и третий компараторы, первые входы которых соединены с выходом перво- ЗО го мультиплексора, вторые входы - с выходами первого, второго и третьего источников опорного напряжения соответственно, а выходы - с входами логического блока, выходы которого соединены с информационными входами второго мультиплексора, З 5 управляющий вход которого соединен с первым информационным входом первого дешифратора, а выход является информационным выходом устройства, причем каналы транзисторов четных н нечетных строк О матрицы накопителя имеют различные проводимости.1587589Фиг. ГСоставитель Н. Прохоров Редактор Г. Гербар Техред А. Кравчук Корректор Н. РевскаяЗаказ 2424 Тираж 486 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж - 35, Рау шская наб., д. 4/5Производственно. издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101