Устройство считывания информации

СОЮЭ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИ КРЕСПУБЛИН 1 Ю (И) 7,(51)5 С 11 С 700 ЕЛЬСТВУ идильковская геяи 1 гв апап апс 1 ов ассевв Тгапвасг 1 опв 18 поЬ Яо,Я ИНФОРМАЦИИ ся к вычиснно к запоможет бытьОЗУ и ПЗУ ния. Цель помехоустой ведением комограничителя нта задержки считывания н 3 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯПРИ ГКНТ СССР(21) 4450340/24-24 (22) 27.06.88 ;(46) 28.02.90. Бюп, У 8 (72) А.О. Шабунин и Е.В. Ц (53) 681.327.66 (088.8) (56) Нипгег Р,Е. Тези ехрегипепга 1 сгояягдс г теаогу /СКАМ/. - 1 ЕЕЕ оп ша 8 пег.1 св. Чо 1. МоячешЬег, 1982.Заявка Японии 1 58-5 кл. С 11 С 7(00, 1983. (54) УСТРОЙСТВО СЧИТЫВА (57) Изобретение относи лительной технике, а им минающим устройствам, и использовано в магнитных в качестве блока считыв изобретения - повышение чивости - достигается в пенсирующего элемента, и интегрирующего конден также выполнением элеме регулируемья. В режиме ЗОБРЕТЕНИЯ входе 9 присутствует высокий потенциал, а на входе 10 - низкий, элемент 2 задержки работает с малым временем задержки и устройство быстро отрабатывает изменения потенциала входа 8После окончания переходных процессов появляется низкий потенциал на входе 9 и происходит переключение времени задержки, которое приблизительно равно длительности входного сигнала. После окончания переключения времени задержки на вход 8 поступает входной сигнал отрицательной полярности малой амплитуды, Дифференциальный усилитель (ДУ) 3 усиливает разность незадержанного и задержанного сигналов. Усиленный сигнал поступает на входы элемента 5 .восстановления постоянной составляющей и ограничителя 4, уровень ограничения которого выбран таким образом, чтобы полезный сигнал не ограничивался. Элемент 5 обеспечивает подавление потенциала, появляющегося1547027 из-за рассогласования напряжения эмиттербаза пары транзисторов 13 и 19, 25 и 26 ДУЗ. При поступлении напряжения на селектор 7 оно сравнивается с порогом, при превышении которого5 Изобретение относится к вычислительной технике, а именно к запоминающим устройствам, и .может бытьиспользовано в оперативных и постоянных магнитных запоминающих устройствах в качестве блока считывания информации.Цель изобретения - повышение помехоустойчивости устройства.На фиг.1 изображена функциональная схема предлагаемого устройствамина фиг.2 - временные диаграммы,поясняющие работу устройства.Устройство содержит компенсирующий элемент 1, элемент 2 задержки,дифференциальный усилитель 3, ограничитель 4, элемент 5 восстановленияпостоянной составляющей сигнала,интегрирующий конденсатор 6, амплитудный селектор 7, информационныйвход 8 устройства, вход 9 управлениявременем задержки устройства, стробирующий вход 10 устройства, выход 11устройства.Компенсирующий элемент 1 выполненв виде эмиттерного повторителя натранзисторах 12 и 13, в цепи нагрузки которого включены регулируемыеисточники тока на транзисторах14-17 и ограничительном резисторе 18.Элемент 2 задержки выполнен на 40эмиттерном повторителе на транзисторе19, в цепь нагрузки которого включены транзистор 20, конденсатор 21,резисторы 22 и 23 и транзистор 24.Дифференциальный усилитель 3 вы- .45полнен на транзисторах 25 и 26, ре;зисторах 27 и 28 и генераторе 29 то"ка.Ограничитель 4 выполнен на диодах30 и 31.Элемент 5 восстановления постоянной составляющей сигнала выполненна транзисторах 32-34, резисторах35-41 и конденсаторе 42. Амплитудный селектор 7 выполнен на транзисторах 42-44, генераторах 45 и 4655тока и резисторе 47,Устройство работает следующим образом,на выходе селектора 7 появляется отрицательный импульс большой амплитуды,что соответствует единичному состоянию ячейки памятИ накопителя.1 з.п.ф-лы, 2 ил. В начале цикла считывания происходит выбор столбца (не показано), при этом на входе 9 (эпюра 1 на фиг.2) появляется высокий потенциал, а на входе 10 (эпюра 3 на фиг.2) - низкий потенциал. Элемент 2 задержки работает с малым временем задержки и устройство быстро отрабатывает изменения потенциала входа 8. После окон" чания переходных процессов появляется низкий потенциал на входе 9 (эпюра 1 на фиг.2) и происходит переключение времени задержки. Принцип изменения времени задержки и работы компенсирующего элемента 1 следующий. При появлении низкого потенциала на входе 9 (эпюра 1 на фиг,2) транзистор 24 переходит в режим отсечки. Ток источников тока на транзисторах15 и 20 резко падает до меньшего значения, определяемого резистором 23. Постоянная времени разряда конденсатора 21 значительно увеличивается, что и определяет время задержки на транзисторах 19 и 20 для отрицательных импульсов. Время задержки элемента 2 приблизительно равно длительности входного сигнала. 1 ри изменении тока источников на транзисторах 15 и 20 напряжения на входах дифферен" циального усилителя 3 изменяются на одинаковую величину, равную изменению напряжения на эмиттер-база транзисторов 13 и 19. Небольшая задержка повышения напряжения на входе дифференциального усилителя 3 обусловлена быстродействием транзистора 13. Этот короткий импульс дифференциального напряжения на входах дифференциального усилителя 3 устраняется некоторой задержкой прихода входного сигнала относительно момента пере.ключения времени задержки. При изменении тока через транзисторы 13 и 19 изменяется ток базы этих транзисторов, что может привести к изменению потенциала на входе. Для устранения влияния изменения тока базы транзисторов 13 и 19 производят компенсацию этого изменения путем пропорцио5 10 15 20 25 554нального унеличения тока коллекторатранзистора 14, После окончания переключения времени задержки на нход8 поступает входной сигнал отрица. тельной полярности малой амплитуды(эпюра 2 на фиг.2). На один из входовдифференциального усилителя 3 проходит незадержанный сигнал с компенсирующего элемента 1, а на другойвход дифференциального усилителя 3поступает задержанный сигнал с элемента 2 задержки. Дифференциальныйусилитель 3 усиливает разность незадержанного и задержанного сигналовУсиленный сигнал с дифференциальногоусилителя 3 поступает на вход элемента 5 восстановления постояннойсоставляющей сигнала и ограничителя4. Уровень ограничения выбран таким,что полезный сигнал не ограничивает.ся, а шумы и помехи высокой частотыограничиваются до уровня полезногосигнала, Элемент 5 обеспечивает подавление потенциала, появляющегося из-за рассогласования напряжения эмиттер-база пары транзисторов 13 и 19 и транзисторон 25 и 26 дифференциального усилителя 3, а также тем. пературного дрейфа этих напряжений. На вход 10 поступает сигнал строба, который приходит с некоторьм запаздыванием относительно входного сигнала эпюра 3 на фиг.2). На элементе 5 происходит дальнейшее усиление сигнала для обеспечения работы амплитудного селектора 7. Коэффициент усиления элемента 5 зависит от амплитуды сигнала строба на входе 10С приходом строба на вход 10 при наличии входного сигнала начинается заряд интегрирующего конденсатора 6 (эпюра 4 на фиг.2). Интегрирующий конденсатор 6 обеспечивает фильтрацию ограниченных высокочастотных шумов и помех. Линейно нарастающее напряжение между входами амплитудного селектора 7 сравнивается с порогом. При превышении порога на выходе 11 амплитудного селектора 7 появляется отрицательный импульс большой амплитуды (эпюра 5 на фиг.2), что соответствует единичному состоянию ячейки накопителя (не показано). После окончания импульса строба на входе10 происходит разряд интегрирующего конденсатора 6. При появлении высоко- го потенциала на входе 9 происходит переключение элемента 2 задержки на 7027 6 работу с мальм нременем задержки.Порог амплитудного селектора 7 зависит от коэффициента усиления элемента 5, так как коэффициент усиленияэлемента 5 регулируется амплитудойимпульса на входе 10.Таким образом, нведение в устройство считывания информации компенсирующего элемента, ограничителя,интегрирующего конденсатора и выполнение элемента задержки регулируемымпозволяет за счет повьппения быстродействия входных цепей и накоплениязаряда на интегрирующем конденсатореповысить устойчивость устройства к помехам и шумам высокой частоты, чтодает возможность использовать однусхему с несколькими переключаемымистолбцами, так как значительно ускоряются переходные процессы при .переключении столбцов накопителя информации,формула изобретения 1. Устройство считывания информации, содержащее элемент задержки,выход которого соединен с первымвходом дифференциального усилителя,элемент восстановления постояннойсоставляющей сигнала, первый информационный вход которого соединен спервьи выходом дифференциальногоусилителя, амплитудный селектор,первый информационный вход которогосоединен с первым выходом элементавосстановления постоянной составляющей сигнала, стробирующий вход которого является стробирующим входомустройства, выход амплитудного селек: тора является выходом устройства,о т л и ч а ю щ е е с я тем, что,с целью повьппения помехоустойчивос ти устройства, в него введены ком 1пенсирующий элемент, ограничительи интегрирующий конденсатор, обкладкикоторого соединены с выходами элемента восстановления постоянной составляющей сигнала, информационныйвход компенсирующего элемента является информационньи входу устройства,второй вход дифференциального усилите- .ля соединен с первьи выходом компенсирующего элемента, второй выход ко, торого соединен с входом элементазадержки, выходы дифференциальногоусилителя соединены с входами-выхо, дами ограничителя, второй выход диф1547027 ХО Ююра 5 Йод 18 Воронич Составител Техред М.Х ректор М КУчеРЯваЯ евин дактор Тираж 48 Ь Подписное осударственного комитета по изобретениям и открытиям р и и ГКНТ СССР 113035, Москва, Ж, Раушская наб., д. 4/5Заказ 83 арина, 101 Производственно-издательский комбинат "Патент", г,Ужгород,ференциального усилителя соединен с вторым инФормационным входом элемен та восстановления постоянной составляющей сигнала, второй выход. которого соединен с вторым информационным входом амплитудного селектора, вход управления временем задержки элемента задержки является входом управления временем задержки устройств,2. Устройство по п1, о т л ич а ю щ е е с я тем, что элемент задержки выполнен регулируемьи.