Устройство для преобразования количества единиц двоичного кода в код по модулю к

40 Изобретение относится к автоматике и вычислительной технике и можетбыть использовано в системах передачи и обработки дискретной информации.Цель изобретения - повышение надежности устройства,На фиг. изображена блок-схемаустройства; на фиг.2 - вариант вы Ополнения порогового блока и блока фор.мирования вычетов для случая К = 13,Устройство содержит многоканальный преобразовательпараллельногокода в последовательности импульсов, 15блок 2 весового суммирования, первыйи второй сумматоры 3 и 4, пороговыйблок 5, блок 6 формирования вычетови запоминающий блок 7. На фиг.1 обозначены информационные входы 8, так Отовый вход 9, информационные выходы10 и выход 11 конца работы.Многоканальный преобразовательслужит для преобразования параллельного кода на каждой из групп входов 258 н последовательности импульсов насоответствующем выходе и может бытьвыполнен, как в 1, либо в вицераспределителя импульсон, выходыкоторого соединены с первыми входамир групп элементов И (р - число каналов преобразователя 1), вторые входыэлементов И каждой группы являютсявходами соответствующей группыпреобразователя (соответствующегоканала преобразователя 1), а выходы соединены с нходами элементаИЛИ, выход которого является соответствующим выходом многоканальногопреобразователя (выходом соответствующего канала преобразователя 1).Многоканальный преобразователь 1параллельного кода в последовательности импульсов может быть выполненв виде р регистров сдвига, соединенных информационными входами с информационными входами преобразователя,тактовыми входами - с его тактовымвходом, а выходами переноса - с выходами преобразователя (выходами каналов преобразователя), инверсныевыходы каждого регистра сдвига соединены с входами своего элемента И, а выходы последних - с входами элемента Ивыход которого является выходом55останона преобразователя, входы раз-решения записи регистрон сдвигасоединены с входом записи преобразователяБлок 2 весового суммированияможет быть выполнен, как н 2 иЭЯ,ороговый блок 5 может быть выполнен, как в 3. В общем случае онпредставляет собой многопороговыйэлемент с весами входов 21 и порогами выходов А = К, 2 К, , 1 К, где12 -211 =- , --- , ш - разрядностьсумматоров 3 и 4. Для К = 13 пороговый блок 5 выполнен на элементахИЛИ 12 - 14 или И 15 и 16 (фиг.2),Блок 6 формирования вычетов нобщем случае может быть выполненв виде группы из (1-1) элементов И,причем 3-й элемент И соединен прямымвходом с выходом порогового блока 5с порогом А = 3 К, а инверсным входомс выходом блока 5 с порогом А(3 + 1) К, выходы элементов И соединены с входами группы элементовИЛИ, 1-й выход блока формированиявычета соединяется с входом 1-го раз -ряда сумматора 3. Блок 6 формирования вычетов при наличии единичныхсигналов на выходах порогового блока5 с порогами АгК формирует на выходах двоичный код числа , =2 (1 + Яцп(г- гК. Для этого1-и выход блока 5 соединяется с 1-швыходом многопорогового блока, еслив 3-м разряде двоичного представления всех чисел при гС имеетсяО, а при г = С, , 1 имеется единица, 3-й выход блока 6 соединяетсяс выходом-го элемента И бпока 6,если единица имеется в 3-м разрядедвоичного представления только одногочисла;-й выход блока 6 соединяется с выходом элемента ИЛИ, еслиединица имеется н 1-м разряде двоичныхпредставлений чиселпри г5 э сппом этом схнходами данногр элемента ИЛИ соединены выходы,-го элементов И блока 6, в частном случает,., с,., 1, с входомэлемента ИЛИ соединяется непосредственно выход порогового блока 5 с порогом А = С К. Для случая К = 13блок 6 содержит элемент ЗАПРЕТ 17.Запоминающий блок 7 служит дляорганизации режима накопления и можетбыть выполнен, например, на двух реги 5 15277 страх памяти, причем информационные входы блока 7 соединены с информационными входами первого регистра памяти, информационные выходы которого соединены с информационными входами второго регистра памяти, выходами которого являются выходы блока 7, вход разрешения записи первого регистра памяти, чвляющийся тактовым входом блока, соединен с входом инвертора, выход которого соединен с входом разрешения записи второго регистра памяти. Блок 7 может быть выполнен и на одном регистре памяти, информационные входы которого являются входами блока 7, а выходы являются выходами блока 7. Вход разрешения записи регистра через элемент задержки соединен с тактовым входом блока 7, 33 при этом вход разрешения записи регистра памяти выполнен импульсным.Устройство работает следующим .образом.В исходном состоянии многоканальный преобразователь 1 параллельного кода в последовательности импульсов и запоминающий блок 7 сброшены. Входной код подан на входы 8, Если многоканальный преобразователь 1 выполнен на регистрах сдвига, то входной код записан в них.На тактовый вход 9 устройства подаются тактовые импульсы. При этом многоканальный преобразователь 1 преобразует количество единичных35 сигналов на информационных входах 8 ь в соответствующее число импульсов на д-м выходе (выходе ь-го канала преобразователя 1). Импульсы с выходов многоканального преобразователя 1 на каждом такте (синхронно с тактовыми импульсами) поступают на входы блока 2, который формирует на своих выходах двоичный код их числа (по модулю К), поступающий на.входы сумматора 4, к содержимому которого при этом прибавляется значение остатка по модулю К кода на выходах блока 2Блоки 5 и 6 и сумматор 3 служат для полной свертки кода по модулю К, Работа продолжается таким образом до окончания преобразования входного кода преобразователем 1, при этом он самоблокируется и далее импульсов на своих информационных55 выходах не формирует, на его выходе останова появляется единичный сигнал,Э 146поступающий на выход 11 конца работы устройства, свидетельствуя об окончании цикла работы. Результат снимается с выходов 1 О.В устроистве оптимизации разрядности кода на выходах блока подсчета единиц осуществляется выбором канальнасти преобразователя параллельного кода в последовательности импульсов, что позволяет исключить полностью блок свертки числа разрядов кода и упростить блок весового суммирования,ФормулаизобретенияУстройство для преобразования количества единиц двоичного кода в кодпо модулю К, содержащее блок весовогосуммирования, пороговый блок, входыкоторого объединены с соответствующимип.рвыми входами первого сумматора,отличающееся тем, что, сцелью повышения надежности устройства,него введены второй сумматор, блокформирования вычетов, запоминающийблок и многоканальный преобразовательпараллельного кода в последовательности импульсов, информационные входыкоторого являются одноименными входамиустройства, а тактовый вход объединенс тактовым входом ззпоминающего блокаи является тактовым входом устройства,информационные выходы многоканальногопреобразователя параллельного кодав последовательности импульсов соединены с соответствующими входами блокавесового суммирования, выходы которогоподключены к первым входам второгосумматора, выходы которого соединеныс соответствующими входами пороговогоблока, выходы которого подключенык соответствующим входам блока формирования вычетов, выходы которогосоецинены с соответствующими вторымивходами первого сумматора, выходыпервого сумматора поцключены к информационным входам запоминающего блока,выходы которого соединены с соответствующими вторыми входами второгосумматора и являются информационнымивыходами устройства, выход окончанияработы многоканального преобразователя параллельного кода в последовательности импульсов является выходомконца работы устройства,1527714 Редактор О.Юрковецкая Заказ 7518/57 Тираж 884 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Иосква, Ж, Раушская наб., д.4/5