Устройство для вычисления обратной величины

.51)4 0 Об Е 7 52 АНИЕ ИЗОБРЕТЕНИ ССС1986ССР НИЯ ОБл,вычис 1с Жвел ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ПНТ СССР А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54) УСТРОЙСТВО ДЛЯ ВЬРАТНОЙ ВЕЛИЧИНЫ(57) Изобретение относится 2лительной технике и может быть использовано при построении быстродействующих процессоров цифровой обработки сигналов и арифметических устройств цифровых и комбинированных вычислительных машинЦель изобретения - сокращение аппаратурных затратУстройство содержит регистр 1 аргумента, матричный умножитель 2, две группы элементов НЕ 3, 6, комбинационный 4 и накапливающий 7 сумматоры, элемент задержки 13, генератор 8 и формирователь 14 импульсов.Сокра щение аппаратурных затрат позволило повысить надежность устройства2 и1,27632 ацк:о 1- 1-х Изобретение относится к вь 1 числительной технике и может быть использовано при построении быстродействую. щих процессоров ц:;рровой обработки5 сигналов и арифметических устроиств цифровых и комбинированных вычислительных машинЦелью изобретения является сокращение аппаратурных затрат, 1 ОНа фиг,1 показана структурная схема устройства; ня фиг,2 - временные диаграммы работы у тройстваУстройство для вычисления обратной15 величины содержит регистр 1 аргумента, матричный умножитель 2, первую группу 3 элементов НЕ, комбинационньп сумматор 4, элемент И 5, вторую группу б элементов НЕ, накапливающий сумматор 7, генератор 8 импульсов,20 вход 9 синхронизации устройства,информационные входы 1 О и выходы 11 устройства, шину 12 логической единицы устройства, элемент 13 задержки и формирователь 14 импульсовУстройство работает следующим образом,При по"туплении импульсного сигнала на вход синхронизации устройст ва г 1 о перецнему фронту импульса сбрасывае гся в нулевое состояние накяпливаюпп й сумматор 7 и сигналы кода ар 1гумента --х1 с информационных2 35 входов 1 О передаются на выходы регистра 1, Г выходов регистра 1 сигналы кода х поступают на входы первого сомножителя матричного умножителя 240 Кроме. того, сигналы с выходов регистра 1, кроме одного, соответствующего старшему разряду, поступают на входы группы. 3 элементов НЕ, Прямой сигнал с выхода старше.о разряда регистра 145 и инвертированные сигналы с выходов группь 1 3 элементов НЕ поступают со сдвигом на один разряд в сторону старших разрядов на входы первого слагаемого соответструлцих разрядов. комбинационного сумматора 4, С учетом того, что выход старшего разряда регистра 1 соединен с входами переноса и младшего разряда дробной части числа сумматора 4, ня входах первого слагаемого сумматора 4 образуется код у = 5513 - 2 х, являющийся начальнымхприближением обратной величины(фиг,2. Тяк кяк прежде сумматор 7 сброшен в нулевое состояние, то на входе второго слагаемого сумматора 4 тоже нулевой код и поэтому сигналы кода у, появляются на выходе сумматора 4, откуда они поступают на входы второго сомножителя матричного умножителя 2,Вследствие поступления последовательности импульсов с выходов генератора Я на входы синхронизации умножитея 2 и сумматора 7 в блоках 2, 4 и 7 возникает дискретньп итерационный процесс в соответствии с уравнением у к+ у, (ху -) укк- х (У - в в ) = 1 + (1-х) +.,+1х 1+1+ (1-х) + (1-х) у который при /1-х/( 1 сводится теоретически к сумме геометрической прог- рессии где а = 1, и = (1-х), а практически1к значению -- с точностью младшехго п-го разрядаПо завершении итерационного процесса на информационных выходах 11 устройства устанавливается код, соответствующий значению обратной величиныхПо первому импульсу генератора 8 после поступления сигналов кода второго из сомножителей на входы умно- жителя 2 на его выходе появляются сигналы кода результата умножения х у,. Вследствие того, что сигналы с выходов умножителя 2, соответствующие дробной части числа,поступают инвертированными после преобразования в группе 6 элементов НЕ на входы соответствующих разрядов сумматора 7, входы переноса и младшего разряда целой части числа которого соединены с шиной 12 логической единицы, то на входах сумматора 7 образуется код (ху, - 1), который с помощью синхроимпульса, задержанного на времяв элементе 13 задержки относительно импульса генератора 8,поступающего с выхода формирователя 14 ня вход синхронизации сумматора 7,27632 10 15 20 5 15появляется на выходах сумматора 7,откуда он тут же поступает на входывторого слагаемого сумматора 4, навыходе которого образуется код разности у, = у - (ху - 1), сигналыкоторого в качестве нового (первого)приближения поступают на входы второго сомножителя умножителя 2, иитерационный процесс описанным образом повторяется для этого значенияу и т,д,Итерационный процесс с дискретностью поступления импульсов от генератора 8, которая должна быть не меньше времени умножения в умножителе 2, продолжается до тех пор,пока на входах сумматора не установится нулевой код, что соответствует коду 1,00,,О на выходе умножителя 2 или достижению равенства хт1 + 3К1 1или у = -- + - - О гдех ф=(ОЮ ) формула изобретения Устройство для вычисления обратной величины, содержащее регистр аргумента, матричный умножитель, элемент И, комбинационный и накапливающий сумматоры, причем информационные входы устройства соединены с входами соответствующих разрядов регистра аргумента, выходы разрядов которого соединены с входами первого сомножителя матричного умножителя, выходы накапливающего сумматора соединены соответственно с входами разрядов первого слагаемого комбинационного сумматора, выходы которого соединены с информационными выходами устройства и входами второго сомножителя матричного 25 30 35 40 умножителя, о т л и ч а ю щ е е с ятем, что, с целью сокращения аппаратурных затрат, в него введены генератор импульсов, две группы элементовНЕ, элемент задержки и формирователь импульсов, причем синхронизирующий вход устройства соединен с входом сброса накапливающего сумматораи входом стробирования регистра аргумента, выходы разрядов которого,кроме выхода старшего разряда,соединены с входами элементов НЕ первойгруппы, выходы которых и выход старше.го разряда регистра аргумента соединены со сдвигом на один разряд в сторону старших разрядов с входами соответствующих разрядов второго слагаемого комбинационного сумматора, входыпереноса и младшего разряда которого соединены с выходом старшего разрядарегистра аргумента, инверсный выходмладшего разряда целой части числаи выход переноса комбинационного сумматора соединены соответственно спервым и вторым входами элемента И,выход которого соединен с информационным выходом старшего разряда целойчасти числа устройства, выход генератора импульсов соединен с входомсинхронизации матричного умножителя и входом элемента задержки, выходкоторого соединен с входом формирователя импульсов, выход которого соединен с входом синхронизации накапливающего сумматора, выходы матричного умножителя соединены соответственно с входами элементов НЕ второйгруппы, выходы которых соединены свходами соответствующих разрядов накапливающего сумматора, входы переноса и младшего разряда которого соединены с шиной логической единицы устройства,1527632 дактор В,Петр ектор В,Ка 511 За одписио 1 ПИ роизводственно-издательский комбинат Патент, г, Ужгород,гарина Составитель р,Мур Техред Л.Сердюкова 53 Тираж 668дарственного комитета па изобр113035, Москва, Ж, Рау ениям и открытиям при ГКНТ СССкая наб., д. 4/5