Устройство для контроля информации

(19) (И 3 М 13/02 06 Г 11 2 КОНТРОЛЯ ИНФОРгетический инст и Г.А,Бородин 8)идетельство СС 1 С 29/11, 19 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ И М АВТОРСКОМУ СВИД(57) Изобретение относится к вычислительной технике, а именно к запоминающим устройствам с последовательным доступом повышенного быстродействия. Цель изобретения - повыпениебыстродействия, Устройство для контроля информации содержит преобразователь 1 кода, блоки 2 обнаружения адреса ошибки и блок 3 Формирования типа ошибки. 2 з.п. ф-лы, 3 ил., форме, например, по каналам связи, и может быть использовано в запоми нающих устройствах с последователь)ным доступом для повышения быстро Одействия.Цель изобретения - повышение быстродействия устройства.На фиг,1 представлена йункциональная. схема устройства; на Фиг,2 - схема преобразователя кода; на йиг. 3вариант реализации схемы блока обнаружения адреса ошибки.Устройство для контроля информации.8, элемент .9 НЕ, элемент 10 ИЛИ-НЕ.Блок 2 обнаружения адреса ошибки(фиг.З) содержит сигнатурные анализаторы 11,12 и блок 13 умножения.Устройства работает следующим образом.Устройство в данном конкретномпримере Осуществляет декодированиеинйармации на основе када, создавае 35мого полиномам Р(х) = (х +1)(хф ++ х+1)(х"+х+1), Длина када 1155 разрядов, из которых 13 проверочных раэрядов. Код позволяет обнаруживать ад-рес пакетной ошибки длиной б бит.Преобразователь кода 1 осуществляет обработку инйормации на основесоставляющей полинама Р(х) - х " +1,Он содержит 11 триггеров (наибольшаястепень х) и сумматор по модулю двадля реализации составляющей палинома.Первый блок 2 обнаружения. адресаошибки осуществляет деление поступающего инйармационного многочлена навторую составляющую полинама Р(х)- х + х+1. В соответствии с нимпервый и второй регистры 11, 12 содержат по четыре триггера (наибольшая степень х) и по два сумматорапа модулю два (па количеству ненулевых степеней х),Местоположение сумматора задается степенью у х,Блок 2 обнаружения адреса ошибки осуществляет деление поступающего информационного многочлена на составляющую полинома Р(х)-х +х+1. Отсюдаэтри триггера в каждом регистре и два сумматора па модулю два, которые расположены по местам ненулевых х, Выполнение процедуры декодирования начинается с обнуления по соответствующему входу сдвиговых регистров и счетчика 8.При приеме информации все 1155 разрядов по входу устройства поступают на первый вход преобразователя 1 кода и на соответствующие входы каждого блока 2"(на вторые регистры сдвига-нижние по схеме). На первые регистры блоков 2 информация поступает с соответствующего триггера преобразователякода. Все регистры работают синхронно, что обеспечивается подачей синхроимпульсов по входу соот" ветствующему устройства.На первом этапе работы устройства, т.е. на этапе деления информационного многочлена на соответствующие составляющие полинама Р(х)., в регистрах формируются остатки от де-ления. Деление продолжается до тех пор, пока все 1155 разрядов не будут приняты.Если ошибки в принятом информационном многочлене нет, то после прохождения 1155 тактов содержимое всех регистров нулевое. Это фиксирует элемент 1 О ИЛИ-НЕ и блоки 13 умножения (в этом случае на их выходах нули), В этом случае на соответствующем выходе блока 3 ноль "ошибки нетц. Внбвь .можно обнулить устройство и подать следующий информационный многочлен.Если в принятом информационном многочлене имеется ошибка, та после прохождения всех 1155 разрядов содер" жимое регистров не равно нулю, причем ошибка считается корректируемой только в .том случае, если элемент 10ИЛИ-НЕ вырабатывает сигнал несовпадения с нулем соответствующих триггеров регистра 4, а блоки 13 зафиксируют несовпадение содержимого соответствующих триггеров регистров 11, 12. Сдвиг информации в регистре 4 продолжается до тех пар, пока элемент 10 ИЛИ-НЕ не зафиксирует нули в соответствующих триггерах регистра4, тогда в первых триггерах этогорегистра 4 будет находится пакет5 15222 ошибки, который поступает на выход преобразователя 1 кода и на выход устройства, Сигнал с элемента 10 ИЛИ-НЕ запрещает поступление синхро 5 импульсов на все блоки устройства.Одновременно на выход устройства подается сигнал "Конец коррекции".После получения сигнала совпадения с нулем от элемента 10 ИЛИ-НЕ содержимое 10 счетчика 8 представляет собой остаток от деления номера последнего безошибочного разряда информационного многочлена на 11, т,е. 1 = г по модулю 11. Это код выдается на выход 15 устройства.В этот же момент остатки, полученные в регистрах 11 и 12 поступают на блоки 13, на выходах которых получаются коды чисел, представляющих 20 собой остатки от деления номера последнего безошибочного разряда в принятой информации по:модулю 2 -1=15 и 2 -1=7 соответственно,ьТри переданных остатка однозначно, 25 как и в прототипе, определяют место расположения последнего безошибочного разряда, что вместе с данными на пятом выходе преобразователя позволяет начать коррекцию. 30Формула изобретения1. Устройство для контроля информации, содержащее преобразователь кода, первый и второй выходы которого соединены с одноименными входами блоков обнаружения адреса ошибки, третьи и четвертые входы которых объединены соответственно с первым и вторым 40 входами преобразователя кода и являются соответственно информационным и установочным входами устройства, третий вход преобразователя кода явля-. ется входом синхронизации устройства, 45 о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия устрой- ., ства, в него введен блок Аормирования типа ошибки, первый выход которого соединен с четвертым входом преобразователя кода, третий выход которого соединен с первым входом блока формирования типа ошибки, второй и третий входы которого подключены соответственно к установочному входу и входу 155 синхронизации устройства, второй выход блока формирования типа ошибки соединен с пятым входом преобразователя кода и является первым выходом 10 6устройств а, . выходы блоков обнаружения адреса ошибки соединены с соответствующими входами блока формирования типа ошибки, объединены с четвертыми выходами преобразователя кода иявляются вторыми выходами устройства,третий и четвертый выходы блока формирования типа ошибки и пятые выходыпреобразователя кода явпяется соответственно третьим, четвертым и пятыми выходами устройства,2. Устройство по п.1, о т л и -ч а ю щ е е с я тем, что преобразователь кода содержит сигнатурный анализатор, элементы И, элемент ИЛИ,счетчик, элемент ИЛИ-НЕ и элемент НЕ, выход которого соединен с первым входомпервого элемента И, выход которогосоединен с первым входом элементаИЛИ и счетчика, выходы разрядов которого являются четвертыми выходами преобразователя кодов, первые выходысигнатурного анализатора соединены ссоответствующими входами элементаИЛИ-НЕ, выход которого соединен с входом элемента НЕ и является третьимвыходом преобразователя кода, выходвторого элемента И соединен с вторымвходом элемента ИЛИ, выход которогосоединен с первым входом сигнатурного анализатора и является первым выходом преобразователя кода, вторые. входы счетчика и регистра сдвигаобъединены и являются одноименнымвходом преобразователя кода, третийвход сигнатурного анализатора, первыйвход второго элемента И и второй входпервого элемента И являются соответственно первым, четвертым и пятымвходами преобразователя кода, второйвход второго элемента И объединен стретьим входом первого элемента Ии является третьим входом преобразователя кода, второй и третьи выходы сигнатурного анализатора являются соответственно вторым и пятыми выходамипреобразователя кода,3. Устройство по п.1, о т л и ". ч а ю щ е е с я тем, что блок обнаружения адреса ошибки содержит сигнатурные анализаторы и блок умножения, выходы первого и второго сигнатурных анализаторов соединены соответственно с первыми и вторыми входами блока умножения, выходы которого являются выходами блока обнаружения адреса ошибки, первыеи вторые входы сигна8 1522210 Составитель С.Берестевичедактор АДолинич Техред Л.Сердюкова. ректор Т,Мале Заказ 6964/46 Тираж писно м и открытиям при ГКНТ Снаб., д. 4/5 митета по иэобрете сква, Ж, Раушск Гос удар енного 13035,оиэводственно-издательский комбинат Патент", г.ужгород,Гагарина,101 турных анализаторов соответственнообъединены и являются вторым и четвертым входами блока обнаружения адресаошибки, третьи входы первого и второго сигнатурных анализаторов являются соответственно первым и третьим входами блока обнаружения адреса ошибки.