Умножитель частоты

(21) (22) (46) ский ин ст О.Г.Люка В.Н.Попо ,Лебедев 628,325( 53) СССР 978. 6) Авторское750711, кл,детельст К 23/00 СССР 197 У 7 (54 ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГННТ СССР А ВТОРСКОМУ СВИДЕТЕЛЬСТВ торское свидетельств882, кл. Н 03 К 23/ОУМНОЖИТЕЛЬ ЧАСТОТЫ(57) Изобретение относится к области автоматики и вычислительной техники и может быть использовано в устройствах автоматического управления.Цель изобретения - повьппение точнос"ти умножения за счет выполнения операции линеаризации. Умножитель частоты содержит первый элемент 1 задержки, делитель 2 частоты, первыйсчетчик 3 импульсов, регистр 4, второй счетчик 5 импульсов, узел 6 формирования поправок, второй элемент 7задержки, узел 8 управляемой задержки и генератор 9 тактовых импульсов,соединенные между собой функционально. 2 з,н.ф-лы, 2 ил.ную нелинейность характеристике преобразования умножителя частоты по отношению к характеристике преобразования частотного датчика (путем вве 314993Изобретение относится к областиавтоматики и вычислительной техникии может быть исПользовано в устройствах автоматического управления,Цель изобретения - повышение точности умножения за счет выполненияоперации линеаризации.На фиг,1 представлена функциональная схема умножителя; на фиг.2 - 10временные диаграммы работы умножителя,Умножитель частоты содержит первый элемент 1 задержки, делитель 2частоты, первый счетчик 3 (импульсов), регистр 4, второй счетчик 5(импульсов), узел 6 формирования поправок, второй элемент 7 задержки,узел 8 управляемой задержки и генератор 9 тактовых импульсов, соединенные между собой функционально,Узел 8 управляемой задержки содержит управляемый делитель 10 частоты, триггер 11 и элемент И 12, сое"диненные между собой функционально.Узел 6 формирования поправок содержит схему 13 сравнения кодов,первый блок 14 памяти, счетчик 15 импульсов, второй блок 16 памяти ирегистр 17,соединенные между собойфункционально,Умножитель работает следующим образом.При поступлении на информационныйвход очередного импульса входногосигнала осуществляется перепись содержимого счетчика 3, в котором формируется кодовый эквивалент периодавходной импульсной последовательности, в регистр 4 и перепись кода по Оправки из блока 16 памяти в регистр1, Импульс с выхода элемента 1 задержки обнуляет делитель 2, счетчик3 и счетчик 15, Код поправки Б, переписываемый в регистр 17, формирует" 45ся узлом 6 формирования поправок следующим образом.На первую группу входов схемы 1;3сравнения кодов узла 6 формированияпоправок поступают текущие коды Нт.==Т, Р где Тк " период входногоХ 1 ф ксигнала Р - частота заполнения сФвыходов счетчика 3, а на вторую группу входов схемы 13 сравнения кодовпоступают коды с блока 14 памяти,значение каждого из которых соответствует х-му узлу аппроксимации характеристики преобразования измерительного преобразователя. Адресные входы 41блоков 14 и 16 памяти объединены с выходами счетчика 15, состояние которого определяется числом импульсов, формирующихся на выходе схемы 13сравнения кодов в течение интервала времени, равного периоду Т следования импульсов входной последовательности. Соответствующие значения коо дов поправок Б, хранящиеся в блоке16 памяти в момент окончания периода Тк переписываются в регистр 17.Перепись кодовых эквивалентов М- периодов входной импульсной последовательности из регистра 4 в счетчик 5 обеспечивается импульсами элемента. 7 задержки, Кроме того, импульсы с выхода элемента 7 задержки поступают на синхровход делителя 1 О частоты, что обеспечивает перепись содержимого регистра 17 в делитель10 частоты, а также на К-входтриггера 11. Данный сигнал переводит триггер в нулевое состояние, При этом элемент И 12 закрыт, т,е, на вычитающий вход счетчика 5 прекращается поступление импульса с генератора 9 тактовых импульсов. С появлением импульса на выходе делителя 10 часто" ты триггер 11 переводится в единич" ное состояние, открывается элемент. И 12 и на вычитающий вход счетчика 5 начинают поступать импульсы с генератора 9 тактовых импульсов. Таким образом обеспечивается задержка поступления на вход счетчика 5 им- пульсной последовательности Р на интервал С = Н . Т . Как только счетк -офю и чик 5 установится в состояние О импульс с выхода его старшего разряда поступает на выход умножителя частоты и на элемент 7 задержки. Затем цикл преобразования повторяется,Процесс преобразования в данном умножителе частоты поясняется временными диаграммами (фиг.2). Причем на фиг,2 а показан процесс преобразо" вания кода Б в частоту, выполняемотго на основе счетчика 5. На фиг,2 б и в соответственно показаны выходная импульсная последовательность Р без коррекции и откорректированная ймнульсная последовательность Р. Таким образом, придавая определен 5 14 дения в блок 16 памяти соответствующих значений поправок М) можно обеспечить линеаризацию характеристики преобразования последнего на основе метода кусочно-ступенчатой аппроксимации. Умножитель частоты реализует свои функции, т.е. выполняет измерительное умножение и функциональное преобразование с допустимой погрешностью в условиях, когда входной сигнал с частотой Г является медленно изменяющейся функцией времени, Данное требование наряду с требованием того, что характеристика преобразования частотного датчика должна быть однозначной и непрерывной на всем интервале наблюдения у(уимакс)где ми хкс соответственно минимальное и максимальное значения частоты входного сигнала, является важным с точки зрения обеспечения допустимой погрешности преобразования.,Формула изобретения,мой задержки, управляющий вход которого соединен с выходом второго элемента задержки, выход узла управляемой задержки. соединен с вычитающимвходом второго счетчика, а установоч -ные входы узла управляемой задержкисоединены соответственно с разрядными выходами узла формирования поправок, синхровход которого соединенс информационным входом умножителя,выход первого элемента задержки соединен с управляющим входом узла формирования поправок, установочные входы которого соединены соответственно с разрядными выходами первого счетчика.2. Умножитель по п.1 о т л и - чающий с я тем, что узел формирования поправок содержит схему сравнения кодов, первый блок памяти,счетчик импульсов, второй блок памяти и регистр, причем первая группавходов схемы сравнения кодов соединевходами узла формирования поправок,вторая группа входов которой под 1, Умножитель частоты, содержащийгенератор тактовых импульсов, делитель частоты, первый и второй счетчики, регистр, первый и второй элементы задержки, причем информационный вход умножителя соединен с входом разрешения записи регистра и входом первого элемента задержки, выход которого соединен с входами установки в О делителя частоты и первого счетчика, разрядные выходы которого соединены соответственно с информационными входами регистра, разрядные выходы которого соединены с установочными входами второго счетчика, выполненного вычитающим, выход нулевого результата которого соединен . с выходом умножителя и входом второ-, го элемента задержки, выход которого соединен с входом перезаписи второго счетчика, выход генератора тактовых импульсов соединен со счетным входом делителя частоты, выход которого соединен со счетным входом первого счетчика, отличающийся тем, что, с целью повышения точности умножения за счет выполнения операции линеаризации, в него введены узел управляемой задержки и узел формирования поправок, причем выход генератора тактовых импульсов соединен с информационным входом узла управляе 40 дам регистра, разрядные выходы кото 50 30 35 ключена к информационным выходам первого блока памяти, адресные входы которого, поразрядно объединенные с адресными входами второго блока памяти, подключены к соответствуюшим выходам счетчика импульсов, счетный вход которого соединен с выходом схемы сравнения кодов, а вход установки в О подключен к управляющему входу узлаформирования поправок, причем информационные выходы второго блока памяти подключены к соответствующим вхорого соединены соответственно с разрядными выходами узла формированияпоправок, а синхронизирующий входрегистра подключен к синхровходу узла формирования поправок. 3. Умножитель по п.1, о т л и - ч а ю щ и й с я тем, что узел управляемой задержки содержит управляемый делитель частоты, триггер и элемент И, причем информационные входы управляемого делителя частоты являются установочными входами узла управляемой задержки а ВыхОд старшего разряда управляемого делителя частоты подключен к 8-входу триггера, К-вход которого соединен с входом . синхронизации управляемого делителя1499341 Коррект ошГра тилло да Подписно тиям при ГКНТ ССС4/5 ениям и отк кая наб., д Производственно-издательский комбинат "Патент", г. Ужгород, ул, Гагарина, 10 частоты и с управляющим входом узлауправляемой задержки, информационный вход которого подключен к счетному входу управляемого делителя час-,Составитель В.ГуТехред А.Кравчук аказ 4694/47Тираж 668НИИПИ Государственного комитета по изо113035, Москва, Я, Р тоты и второму входу элемента И, первый вход которого соединен с выходомтриггера, а выход элемента И является выходом узла управляемой задержки.