Устройство для деления двоичных чисел

НИЕ ИЗОБРЕТЕНИ 4 БЛИОг. 54) УСТРОИСТВЧИСЕЛ ДЕЛЕНИЯ ДВОИ бре тени технике вычисли вычислиноситс ности к элекцифровымия - повьппестройство,тельно тронны част Арифметик 1969.етельство 06 Р 7/52 овых ным ССС 19елителя 1, дел егистр ГОСУДАРСТВЕННЫЙ КОМИТЕТпо изОБРетениям и ОТКРытипРи п(нт сссР А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Карцев М,А.машин. М., НаукаАвторское свидР 1283753, кл, С машинам. Цель изобрет ние быстродействия, В3 149мого 2, частного 3, сумматор 4, блокуправления 5, триггер 6, коммутатор7, формирователь 8 сигнала сдвига,введены коммутатор 9, элементы иИЛИ 10, 11, элементы И 12, 13 и эле 7644мент НЕ 14, что дало возможность проноцить вычисления непосредственно с операнцами, зацанными н дополнительных коцах, и получать частное также В пополнит льном коде.ил.Возможность записи в регистр част ного как прямого, так и инверсного значений цифр частного, так как результаты деления могут быть разных знаков, осуществляется с помощью элемента И-ИЛИ, 35Переключение кода целителя при его алгебраическом сложении с кодом остатка (если знаки остатка и делителя совпадают, то на сложение подается дополнительный коц содержимого регистра целителя, в противном случае - прямой) реализуется с помощью первого элемента И-ИЛИ и элемента НЕ,Для образования сигнала сдвига Ес используются прямые значения 2 ф 4 Йи Й+ разрядов целителя. Когда же целитель отрицателен, необходимо проинвертировать значения перечисленных разрядов перед их подачей на формирователь сигнала сдвига. При50 этом необходимо ньщелить случай равенства делителя минус 1/2, при котором дополнитеЛьный коц имеет ниц 1.1000 Инверсные значения рдзря- АОВ д 2 э Й 1 и Йу этого коца РаВны единице, что сонпацает с их значениями нри прямом коце целитля. Поэтому инвертирование значении О 1 Йи дв этом случае не должно производить 40 Изобретение относится к Вычислительной технике, н частности к электронным циФровым вычислительным машинам.Целью изобретения является повыше ние быстроцействия.Для обеспечения получения цифр частного В старшем (знаковом) разряде регистра делимого при различных сочетаниях знаков операндов необходи мо перед началом циклов деления произвести инвертирование значениястаршего разряда регистра делителя, т.е. при положительном делителе установить его в единичное состояние, а при отрицательном - в нулевое. Эти установки Выполняются с помощью первого и второго элементов Ися; Переключение Кодов Й 2, сз И г 4осуществляется с помощью коммутатора,На чертеже прецставлена блок-схема предлагаемого устройстна,Устройство содержит регистры 1, 2и 3 делителя, целимого и частногосоответственно, сумматор 4, блок 5управления, триггер 6, первый коммутатор 7, формирователь 8 сигналасдвига, второй коммутатор 9, элементыИ-ИЛИ 10 и 11, первый 12 и второй 13элементы И, элемент НЕ 14, информационный вход 15 устройства и выход 16устройства,Устройство работает следующим образом.Устройство выполняет деление 4 разрядных нормализованных цвоичных чисел, прецставленных в дополнительных кодах, частное также образуется в дополнительном коде с точностью цо единицы младшего вычисленного разряда. Для повышения точности необходимо вычислить один дополнительный разряд, Регистры 1 и 3 имеют по оцному дополнительному разряду, регистр 2 и сумматор 4 - два дополнительных разряда. Регистры 2 и 3 содержат цепи сдвига влево, регистр 1 может быть несдвиговым.Установка триггера 6 может производиться только при наличии единичного сигнала на одном из его управляющих входов. При этом триггер 6 устанавливается в единичное состояние, если на его соответствующем информационном входе также имеется единичный сигнал, в противном случае триггер устанавливается в нулевое состояние.Перед началом деления код делимого хранится В регистре 2, коц делителя в регистре 1, регистр 3 находится в нулевом состоянии, В начале выполнения операции по упранляющему сигналус соотнетствующего выхода блока 5производится установка триггера 6н единичное состояние, если в Старшемразряде регистра 2 записан нулевой4976 формула изобре енияУстройство цля целения двоичных чисел соцержащее регистры делителя, целимого и частного, сумматор, блок управления, триггер, первый коммутатор и формирователь сигнала сдвига, выход которого соецинен с входом формирования сигнала управления сдвигом блока управления, первый выход которого соединен с вхоцами управления сдвигом регистров целимого и частного, второй и третий выходы блока управления соецинены с входами управления выдачей соответственно дополнительного и прямого коцов регистра целителя, информационный вхоц которого соединеН с инфоРМДЦИОННЫМ ВХОДОМ устройства, выход которого соединен коц, что соответствует положительному целимому, В противном случае триггер 6 устанавливается в нулевоесостояние, По этому же управляющему сигналу через первый 12 и второй 13 элементы И произвоцится инвертирование соцержимого старшего разряда регистра 1. С этого момента нулевое состояние старшего разряда регистра 1 соответствует отрицательному, а единичное состояние - положительному делителю. Соответственно этому через коммутатор 9 на формирователь 8 прохоцит прямой коц РазряцОВ Йси5 д 4 если содержимое старшего разряца регистра 1 й,=1. Если же д,=О ий,=О на формирователь 8 поцается инверсный коц этих разрядов: й д и й 4. При Й=О и О,= на выхоце ком мутатора 9 нулевой коц, что соответ" ствует значению Й =й =й =О, если моцуль делителя равен 1/2. На цругой вход формирователя 8 через коммутатор 7 поступает содержимое пяти старших 25 разрядов регистра 2 в прямом коце, если триггер 6 находится в нулевом состоянии, или в инверсном - в противном случае. На основе поступающих сигналов в формирователе 8 вырабатывается единичное или нулевое значение сигнала, которое подается на первый вход блока 5 управления. Если Е, =1, то цикл деления содержит только совместный сдвиг регистров 2 и 3,35 который производится по управляющему сигналу с соответствующего выхода блока 5. В процессе каждого сдвига содержимое старшего разряда регистра2 передается через элемент И-ИЛИ 10 40в младший разряц регистра 3 прямымкодом, если старший разряд регистра1 находится п единичном состоянии,и инверсным кодом - в противном случае. Если Ус=О, то в цикле сначала 45выполняется сложение кодов регистров1 и 2, а затем совместный сдвиг регистров 2 и 3 влево. Если знаки остатка и делителя не совпадают, о чемсвицетельствует разное состояние 50триггера 6 и старшего разряда регистра 1, то на выходе элемента И-ИЛИ 11вырабатывается единичный сигнал,который подается на вход элементаНЕ 14 н вход блока 5. При этом навыходе элемента НЕ 14 - нулевой сигнал, а на соответствующем выходеблока 5 - единичныйЭтот сигнал подается на вхоц управления выдачей 46прямого коцд регистра 1 нд сумматор 4, Ели знаки остдткд и цлителя совпдцдют, то нд выходе элемента И-ИЛИ 11 - нулевой сигнал, а на выходе элемента НЕ 14 и, следовательно, на входе блока 5 - единичный. В результдте этого нд соответствующем выходе блока 5 появляется ециничный сигнал, который поцдется нд вхоц упраВления Вьщдчей дополнительного коца регистра 1 на суммдтор 4, Дополнительный коц регистра 1 прецстдвляется как его инверсный коц и единичный сигнал, поцаваемый нд вход переноса млацшего разрядаегистра сумматора 4, Независимо от ицд кода, поцаваемого из регистра 1, нд другам входе сумматора 4 всегда находится прямой коц ре" гистра 2. Поступившие коды склацываются и коц их суммы записывается вРегистр 2, одновременно старшим раэрядом суммы производится текущая установка триггера 6. Запись кода суммы в регистр 2 и установка триггера 6 выполняются по единичному сигналу нд соответствующем Выходе блока 5. Нзависимо от выполняемых цействий в каждом цикле В старшем разрядерегистра 2 образуется оцнд цифрачастного в прямом коде, если целимоеположительное и в инверсном, еслиделимое отрицательное, Эта цифрабез инвертирования или с инвертированием перецается чер з элемент И-ИЛИ10 в младший разряд регистра 3 вовремя совместного сдвига регистров,Среднее количество оцрецеляемых разряцов частного зд одно сложениеравно трем1491614 младшего разряда регистра частного. Состанитель Е.Мурзина Техрец М,Холанич Корректор Н.Король Редактор А.Лежнина Поцписное Заказ 4445/49 Тираж 668 ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва, Ж, Раушская наб д, 4/5Производственно-издательский комбинат "Патент", г.ужгород, ул, Гагарина,10 с выхоцом регистра частного, выход регистра целителя соединен с первым информационным входом сумматора, второй информационный вход которого сое 5 цинен с выходом регистра делимого, информационный вход которого соединен с выхоцом результата сумматора, выхоц старшего разряда которого соединен с информационным входом тригге- О ра, первый вход установки в "1" которого соединен с четвертым выходом олока упранления и входом разрешения записи регистра делимого, прямой и инверсный выхоцы пяти старших раз рядов которого соединены соответственно с первым и нторым информационными входами первого коммутатора, выход которого соецинен с первым входом формирователя сигнала сдвига, пя тый выход блока управления соединен с вторым входом установки в "1" триггера, прямой и инверсный выхоцы которого соединены соответственно с первым и вторым управляющими входами 25 первого коммутатора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены второй коммутатор, цва элемента ИИЛИ, цна элемента И и элемент НЕ, 30 выход которого соединен с входом формирования сигнала управления выцачей дополнительного кода блока управления, вход формирования сигнала управления выцачей прямого кода кото- З 5 рого соединен с входом элемента НЕ и выходом первого элемента И-ИЛИ, первый вход которого соединен с перными входами первого элемента И ивторого элемента И-ИЛИ, первым управляющим нхоцом второго коммутатора ипрямым выходом старшего разряца регистра делителя, инверсный выхоцстаршего разряда которого соединенс вторым управляющим вхоцом нторогокоммутатора, вторыми входами первогои второго элементов И-ИЛИ и первымвходом второго элемента И, второйвход которого соединен с пятым ныхоцом блока управления и вторым входомпервого элемента И, выход которогосоединен с входом установки в "0"старшего разряда регистра делителя,вхоц установки в "1" старшего разряда которого соединен с выхоцом второго элемента И, прямые и инверсныевыходы соответственно второго, третьего и четвертого разрядов регистра делителя соединены соответственнос первым и вторым информационнымивходами второго коммутатора, выходкоторого соецинен с вторым вхоцомформирователя сигнала сдвига, прямойвыход старшего разряда регистра делимого соединен с третьим входомвторого элемента И-ИЛИ, четвертыйвход которого соединен с инверснымвыходом старшего разряда регистраделимого и вторым информационнымвходом триггера, прямой и инверсныйвыходы которого соединены соответственно с третьим и четвертым вхоцамипервого элемента И-ИЛИ, выход второго элемента И-ИЛИ соединен с входом