Многоканальное устройство для распределения заданий процессорам

СОЮЗ СОНЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСГ 1 УБЛИН ЯО,А 1 1)40 06 Г 9/4 ОСУДАРСТВЕННЫИПО ИЗОБРЕТЕНИЯМ ИПРИ ГННТ СССР ИТЕТРЫТИЯМ ИСАНИЕ ИЗОБРЕТЕНИЯ СССР1985.ССР ельств 9/46,ьство 9/46,(54) РАСП (57) ол 2 пульсов, содшифратор 21пу элементовмяти, элемен Изобрете относится к вычислив частности к устделения заданий между может быть использоуп тельнои те ройствам р ас оцесс рами, ногом запроса, инф нала, вход 2 сигнальные в магистраль 3 довый вход 3 но нных вычислитель б строист ом В блоотображати К-гона выпол с- сы спой Г, Прсобен пи по З.-мусываетсяВ блоспособно А ВТОРСКОМУ СВИДЕТЕЛВСТ(56) Авторское свидетФ 1124309, кл. С 06 РАвторское свидетелВ 1427368, кл. С 06 Р МНОГОКАНАЛЬНОЕ УСТРОЙСТВО ДЛЯЕДЕЛЕНИЯ ЗАДАНИЙ ПРОЦЕССОРАМИзобретение относится к вычисьной технике и может быть исовано в многомаыинных вычислисистемах для распредемежду процессорами.Цель изобретения - расширение области применения устройства путем обеспечения возможности перераспределения заданий процессорам с учетом их функциональных возможностей.На чертеже приведена структурная схема устройства (одного канала).Канал устройства содержит регистры 1 и 2, группы элементов И 3 и 4, элементы ИЛИ 5 и б, НЕ 7, триггеры 8-10, элементы И 11-14, дешифратор 15, тактовый вход 16 канала, первый 17 и второй 18 входы чтения кода запроса канала, распределитель 19 имтельных системах для перераспределения нагрузки между процессорами,Цель изобретения - расширение области применения за счет возможностиперераспределения запросов с учетомфункциональных возможностей процессоров. Многоканальное устройство дляраспределения заданий процессорамсодержит К (К - число процессоров)каналов, каждый из которых содержитсчетчик, два дешифратора, два регистра, четыре элемента И, элемент НЕ,элемент задержки, два элемента ИЛИ;три триггера, три группы элементовИЛИ, два блока памяти, 1 ил,ержащии счетчик 20 иканал имеет третьюИ 22, блоки 23 и 24т 25 задержки, ьходормационный выход 278 начальной установкиыходы 29 и 30, общую1, общие линии 32-345 запроса канала,о работает следующим е 24 памяти К-го каналатся информация о способнроцессора выполнить запрение функций К Гтом, если К-й процессоролнить запрос 1-го типадресу блока 24 памяти за"1", если нет - "0".е 23 памяти отображается ть К-го процессора принимать запросы на выполнение функцийГ, перераспределяемыхчерез общую магистраль 31 от другихпроцессоров. Если по -му адресу -"1", процессор первого канала способен принять запрос -го типа, перераспределяемый через общую магистраль31, если "0" - не способен. Обычноинформация в блоках 23 и 24 памятисовпадает, но в ряде случаев для регулирования нагрузки процессоровв блоке 23 памяти возможно маскирование приема процессором К-го канала некоторых типов запросов, перераспределяемых через общую магистраль 31.Для начальной установки подаетсясигнал на вход 28, при этом в триггеры 8-10 записываются "0", а счетчик 20 устанавливается в нулевое состояние,Запрос от К-го источника запросов(абонента) заносится в регистр 1 свхода 35 по сигналу на входе 26, при"0" в триггере 8. 25Если К-й процессор, закрепленныйдля обслуживания запросов от К-гоабонента, способен выполнить запрашиваемую функцию, код которой занесен в регистр 1 и подается на адресный вход блока 24 памяти, при считывании с блока 24 памяти "1" к моменту появления сигнала с входа 26 навыходе элемента 25 задержки (задержка равна времени записи, кода запроса в регистр 1 и чтения с блока 24памяти по новому адресу. На выходеэлемента И 11 появляется сигнал, подаваемый на вход 29 прерывания К-гопроцессора.Код запроса процессор считываетс регистра 1 через группу элементовИ 3 по сигналу 38. Если К-й процессор не способен выполнить запрос Йпо сигналу с выхода элемента 25 задержки при "0" на выходе блока 24памяти и "1" на выходе элемента НЕ 7через элемент И 12 производится запись "1" в триггер 8.Единичное состояние триггера 8К-го канала соответствует запросу отК-го канала устройства на перераспределение запроса от К-го абонентачерез общую магистраль 31. Распределители 19 импульсов всех каналов по 1 аледовательно циклически перебираютчисла от 0 до М (М - число каналов),причем состояния счетчиков 20 распределителей 19 импульсов различных каналов совпадают, так как для их работы используется одинаковая частота.Если в триггере 8 К-го канала "1" и счетчик 20 находится в К-м состоянии, при котором на К-м выходе дешифратора 21 и выходе распределителя 19 К-го канала появляется "1", при "0" состоянии триггеров 9 и 10 на выходе элемента И 13 Формируется сигнал, по которому через группу элементов И 4 код запроса с регистра 1 К-го канала выдается на общую магистраль 31. По сигналу с выхода элемента И 13 через элемент ИЛИ 5 на линию 32 выдается "1", на линии 33 в это время имеется "0", так как при 0 на линии 33 возбуждается первый выход дешифратора 15 и в триггеры 9 и 10 записывается "1" при этом состоянии триггеров 9 .и 10 блокируется Формирование единицы на выходе элемента И 13 и передача запросов через общую магистраль 31. При "1"-м состоянии триггеров 9 и 10 начинается поиск процессора, способного принять на обслуживание запрос, переданный через общую магистраль и занесенный в регистры 2 всех каналов по сигналу на первом выходе дешифратора 15,При (К+1)-м состоянии счетчика 20, если (К+1)-й процессор способен выполнить запрос, занесенный с магистрали 31 в регистр 2, на выходе блока, 23 памяти и на выходе элемента И 14 появляется сигнал, поступающий на выход 30 требования прерывания процессора соответствующего канала. Если процессор (К+1)-го канала не способен выполнить запрос, распределенный через магистраль 31, при (К+1) -м состоянии счетчика 20 проверяется, способен ли процессор (К+1)-го канала принять запрос и тд. По сигналу на выходе элемента И 14, вырабатываемого при выделении процессора, загружаемого на выполнение запроса, переданного через общую магистраль 31, кроме выдачи этому процессору требования прерывания на вход 30, производится выдача "1" на линию 33 через элемент ИЛИ 6. Так как триггер 9 в "1"-м состоянии, на выходе элемента И 13 и на линии 32 - "О", в результате чего возбуждается второй выход дешифратора 15. По сигналу на втором выходе дешифратора 15 триггер 10 устанавливается в "0"-е состояние, бло"1471191 б кирующее прохождение сигналов через элемент И 14 (прохождение сигналов через элемент И 13 блокируется сохра ненным "1"-м состоянием триггера 9),ПроцессоФ, получивший требование приема запроса, распределенного через общую магистраль 3 1, с входа 30 считывает код запроса с регистра 2 через элементы И 22 по сигналу с входа 17, при этом через элементы ИЛИ 5 и 6. на линиях 32 и 33 выставляются "1", в результате чего возбуждается третий выход дешифратора 15,устанавливающий триггеры 9 и 10 висходное состояние "00", при котором разрешается распределение через общую магистраль 31 запросов от абонентов неисправных процессоров. Для исключения рассогласования работы счетФормула изобретения 30 Многоканальное устройство для распределения заданий процессорам, содержащее К каналов (К - число процессоров), каждый из которых содержит первый и второй регистры, первую,которых соединены соответственно свторым и третьим выходами первогодешифратора, выходы второго регистрасоединены с первыми входами элементов И третьей группы и с адресными.35входами второго блока памяти, выходкоторого соединен с первым входомчетвертого элемента И, вторые входытретьего и четвертого элементов И 40 соединены с первым выходом второгодешифратора, вход которого соединенс выходом счетчика, синхровход которого соединен с тактовым входом канала устройства, инверсные выходывторого и третьего триггеров соединены соответственно с третьим и четвертыми входами третьего элемента И,прямые выходы второго и третьеготриггеров соединены соответственнос третьим и четвертым входами четвертого элемента И, выход которого соединен с вторым выходом признакаобращения к процессору канала устрой-,ства и с первым входом второго эле,мента ИЛИ, вторые входы первого ивторого элементов ИЛИ соединены спервым входом чтения кода запросаканала устройства и с вторыми входами элементов И третьей группы, втои вторую группы элементов И, с первого по четвертый элементы И, первый и второй триггеры, счетчик, первыйи второй дешифраторы, первый и второй элементы ИЛИ, причем в каждомканале вход кода запроса канала устройства соединен с информационным входом регистра, синхровход которогосоединен с входом запроса канала устройства, выходы первого регистра соединены с первыми входами элементовИ первой и второй групп, выходы первого и второго элементов И соединены соответственно с первым выходом признака обращения к процессору каналаустройства и входом установки в "1"первого триггера, выходы одноименныхэлементов И первых групп всех каналов устройства объединены по схемеМОНТАЖНОЕ ИЛИ и соединены с соответствующими информационными входамивторых регистров каналов устройства,о т л и ч а ю щ е е с я тем, что,с целью расширения области применения устройства путем обеспечения возможности перераспределения заданий чиков 20 (при достижении счетчиком 20 какого-либо канала максимального кода М) на линию 34 выдается сигнал установки счетчиков 20 всех каналов в исходное "0"-е состояние. 5 10 15 20 25 с учетом функциональных возможностейпроцессоров, оно дополнительно содержит в каждом канале третий триггер,элемент НЕ, первый и второй блокипамяти, третью группу элементов И,элемент задержки, причем вход запроса канала устройства соединен с входом элемента задержки, выход которогосоединен с первыми входами первого ивторого элементов И, второй вход второго элемента И соединен с выходом элемента НЕ, вход которого соединен с вторымвходом первого элемента И и с выходом первого блока памяти, адресныевходы. которого соединены с выходамипервого регистра, выход первого триггера соединен с первым входом третьего элемента И, выход которого соединен с первым входом первого элемента ИЛИ, с вторыми входами элементов И первой группы и с синхровходомпервого триггера, вход начальной установки канала устройства соединенс входами установки в "0" счетчика и с первого по третий триггеров, первый выход первого дешифратора соединен с синхровходом второго регистраи с входами установки в "1" второгои третьего триггеров, синхровходы. Олийнык Сост едактор А. Шандор Техред Л Корректор Л, Пилипе 667 Заказ 1609 5 Подписно сударственного комитета по изобретениям и открытиям при ГКНТ СС 113035, Москва, Ж, Раушская наб., д. 4/5 ВНИИПИ венно-издательский комбинат "Патент", г.ужгород, ул, Гагарина оиз рой вход чтения кода запроса канала устройства соединен с вторыми входами элементов И второй группы, выходы соответствующих элементов И вто5 рои группы объединены по схеме МОНТАЖНОЕ ИЛИ с выходами соответствующих элементов И третьей группы и соединены с соответствующими информационнымн выходами канала устройства, вторые выходы вторых дешиФраторов всех каналов объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с синхровходами счетчиков всех каналов, выходы первых элементов ИЛИ всех качалов объединены пофсхеме МОНТАЖНОЕ ИЛИ и соединены с первыми входами первого дешиФратора всех каналовустройства, выходы вторых элементовИЛИ всех каналов устройства объединены по схеме МОНТАЖНОЕ ИЛИ и соединены с вторыми входами первых дешнфраторов всех каналов устройства,