Устройство для решения систем линейных алгебраических уравнений

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНРЕСПУБЛИК 19) Ц 1) Р 15/3 БРЕТ ческии институ Н.Калиняк,.М.Паленичка. Фие,ОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ОПИСАНИЕ АВТОРСКОМУ СВИДЕТЕЛЬСТ(54) УСТРОЙСТВО ДЛЯ РЕШЕНЯЯ СИСТЕМЛИНЕ 11 НВХ АЛГЕБРАИЧЕСКИХ УРАВНЕНИЙ(57) Изобретение относится к вычислительной технике и может быть использовано для решения систем линейных алгебраических уравнений. Цельизобретения - повышение быстродействия. Поставленная цель достигаетсятем, что устройство содер)кит 2 п процессорных элементов 1, где и -порядок системы линейных алгебраических уравнений, 2 пблоков 2памяти, 2 п-й блок 3 памяти, блок 4анализа и синхронизатор 5, 6 илИзобретение относится к цифровойвычислительной технике и может бытьиспользовано в вычислительных системах в качестве спецпроцессора для Решения систем линейных алгебраическихуравнений.Цель изобретения - увеличениебыстродействия.На фиг. 1 представлена схема уст" 1 Оройства для решения систем алгебраических уравнений; на фиг. 2 - функциональная схема процессорного элемента; на фиг. 3 - схема блока анализа; на фиг. 4 - схема размещения 15в блоках памяти элементов матрицыкоэффициентов и вектора свободныхчленов размерности 3; на Фиг, 5схема процесса начальной загрузкипроцессорных элементов; на фиг. 6 - 20схема пяти первых тактов работы устройства при п=3,Устройство для решения систем алгебраических уравнений содержит 2 п процессорных элементов 1, 2 пблоков 252 памяти; 2 п-й блок 3 памяти, блок 4анализа и синхронизатор 5. При этомблок 4 анализа состоит иэ вычитателя6, регистра 7, схемы 8 сравнения,а также первого 9 и второго 10 счетчиков.Устройство реализует итерационныйпроцесс Х =АХ +В, где А " матрица перехода размерности и х и; В -вектор правой части системы уравнений; к - номер итерации.Перед процессом решения системы алгребраических уравнений в блоки 2 памяти устройства вводятся коэффициенты матрицы перехода А, а в блок 3 40 памяти записывается заданный вектор В размерности и. Блоки 2 и 3 памяти ,состоят из 2 пячеек памяти каждый и снабжены схемой циклической перезаписи информации, При этом коэффи циенты заданного вектора В записываются в соответствующие ячейки с нечетными номерами блока 3 памяти, а во все ячейки с четными номерами записывается "О", Аналогично происхо дит запись коэффициентов матрицы перехода А в блок 2 памяти. В регистр 7 с информационного входа устройства записывается код числа, задающего точность решения системы алгебраи ческих уравнений. Затем происходит начальная загрузка процессорных элементов 1, При поступлении тактовых импульсов от синхронизатора 5 йа вход считывания блока 3 памяти выполняется считывание информации, записанной в 2 пячейках памяти, и ее запись в регистры-Фиксаторы соответствующих процессорных элементов 1. За начальные значения компонент вектора неизвестных прини" мают значения компонент вектора В. В состав блоков 2 памяти входят также схемы блокирования считывания, т.е; схемы установки в "О" считываемых данных при поступлении первых 2 птактовых импульсов начальной загрузки процессорных элементов 1, После 2 птактов начальной загрузки устройство начинает собственно вычисления, решения системы уравнения с точностью, которая задается значением, предварительно записанным в регистре 7.При поступлении тактовых импульсов от синхронизатора 5 происходит считывание данных из блоков 2 памяти и блока 3 памяти. При этом числа на выходе первой ячейки памяти -го бло. ка 2 памяти, где д=1, 2 п, поступают на информационный вход д-го процессорного элемента 1, а число на вы" ходе первой ячейки блока 3 памяти поступает на вход (2 п)-го процессор ного элемента 1. В каждом такте работы устройства в процессорном элементе 1 реализуются операции умноже.- ния и сложения согласно схеме на фиг. 2. Каждый процессорный элемент 1 состоит из умножителя и сумматора, кроме того, он содержит соответст-, вующие регистры-Фиксаторы на выходах процессорного элемента.Блок 4 анализа предназначен. для покомпонентной проверки точности решения системы алгебраических уравне" ний, и в нем осуществляется покомпо,нентное сравнение текущего вектора решения с предыдущим вектором. В каждом такте работы устройства на выходе вычитателя 6 появляется абсолютное значение разности -й компоненты вектора решения на К-й итерации Х, и х-й компоненты вектора решенияКФ 1на (1+1)-й итерации Х;, т,е., вычисляется значение Х-Х .1, Далее осуществляется сравнение этого значения с порогом, задающим точность решения системы уравнения.Когда в данном цикле решения системы уравнений, который имеет 2 птактов, хотя бы одна из компонентз 14623 вектора решения не удовлетворяет заданной точности, то нулевое состояние на выходе блока 4 сохраняется до кон" ца цикла, обозначая, что определен" 1 ф5 ное решение не удовлетворяет заданной точности и необходимо продолжить итерационный процесс решения. ф о р м у л а изобретенияУстройство для решения систем 10 линейных алгебраических уравнений, содержащее 2 пблоков памяти и 2 ппроцессорных элементов, где и - оря" док системы линейных алгребраических уравнений, причем первый выход д-го 15 процессорного элемента (1=12 п) подключен к первому информационному входу (д+1)-го процессорного элемента, второй информационный вход 3-го процессорного элемента (1=12 п) 20 подключен к второму выходу (1+1)-го процессорного элемента, третий информационный вход К-го процессорного элемента (1=12 п) подключен к выходу К-го блока памя" 25 ти, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродейст" вия, в него введены 2 п-й блок памяти, блок анализа и синхронизатор, причем вход задания точности устройства подключен к первому информационному входу блока анализа, выход которого подключен к выходу признака завершения вычислений устройства, выход 2 п-го блока памяти подключен к первому ин.формационному входу первого процессор. ного элемента, второй вход которого подключен к выходу результата устрой" ства и к второму информационному входу блока анализа, первый выход (2 п)53го процессорного элемента пддключен к третьему информационному входу блока анализа и к второму информационному входу (2 п)-го процессорного элемента, вход запуска устройства под-: ключен к входу запуска синхронизатора, первый и второй выходы которого подключены соответственно к синхровходу блока анализа и к входу записи-чтения 2 п-го блока памяти, выходы с первого по (2 п)-й первой группы синхро" ниэатора подключены соответственно к входам синхронизации процессорных . элементов с первого по (2 п)-й, выходы с первого по (2 п)-й второй группы синхронизатора подключены соответственно к входам записи-чтения блоков памяти с первого по (2 п)-й, при этом блок анализа содержит регистр, вычитатель, первый и второй счетчики и схему сравнения, причем первый, второй и третий информационные входы блока анализа подключены соответственно к информационному входу регистра, к первому информационному и к второму информационному входам вычитателя, выход которого подключен к первому входу схемы сравнения, второй вход которой подключен к выходу регистра, синхровход блока анализа подключен к входу записи-чтения регистра, к входу синхронизатора вычитателя и к счетному входу первого счетчика, выход переноса которо- го подключен к входу установки в "О" второго счетчика, счетный вход которого подключен к выходу схемы сравнения, выход переноса второго счетчика подключен к выходу блока анализао Х =Ж хр =к хФ сфтахчаи хффааах зархЬ фанхфаув к,г ха Мюмц,аа.аи /Х .Х /8 рахМаях. аи Составитель В.СмирновРедактор А".Огар Техред Л.Олийнык Корректор Г.Джула Заказ 715/49 Тираж 667 ПодписноеНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 роизводственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 1 Га-ац1462353Г33а, ,Ргк 1 аф3