Устройство для сопряжения микропроцессора с периферийными устройствами

,14 ЕСПУБЛИ И 406 Е 13/О НИЯ ческии инГикавый,ельниченк во СССР00, 1984.ие средствактический мик- урс ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБ К АВТОРСКОМУ СВИДЕТЕЛЬСТВ(54) УСТРОЛСТВО ДЛЯ СОПРЯЖЕНИЯ МИКРОПРОЦЕССОРА С ПЕРИфЕРИ 1 ЧНЫМИ УСТРОЙСТВАМИ(57) Изобретение относится к цифровой вычислительной технике и может быть использованс в микропроцессорных системах управления и обработки данных. Целью изобретения является повышение быстродействия. Устройство содержит шинный формирователь 2 адреса. дешифратор 3 команд, генератор 4 тактовых сигналов, блок 5 асинхронной связи, 1 з.п. ф-лы, 3 ил.1434440 1Изобретение относится к цифровой .вычислительной технике и может быть использовано в микропроцессорных системах управления и обработки данных.Цель, изобретения - повышение быстродействия устройства.На фиг, 1 представлена блок-схема предлагаемого устройства; на фиг. 2 - функциональная схема блока асинхронной связи; на фиг. 3 - временная диаграмма работы устройства.Устройство содержит (фиг, 1) интерфейсную магистраль 1, шинный формирователь 2 адреса, дешифратор 3 команд, генератор 4 тактовых сигналов. Блок 5 асинхронной связи содержит (фиг. 2) триггеры 6 - 9, элемент И О, элемент НЕ 11 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 12.Устройство работает следующим обра 10 и1 ри инициировании работы микропроцессора ца нулевом выходе триггера 6 устанавивается уровень логического нуля, что приводит к сбросу триггеров 6 - 9. Таким обраюч устройство устанавливается в исходное ссн тояиие.В начале каждого машинного цикла обращения к памяти или периферийным устройствам в такте Т микропроцессор вырабатывает сигнал синхронизации СИНХР, который поступает на вход генератора 4 тактовых сигналов. В этом же такте на шины даниых О(О - 7 микропроцессора выдается информация о состоянии микропроцессора (код слова состояния), а на шинах адреса А(0 15) устанавливается код адреса, по когорому происходит обращение (фиг. 3),По сигналу строба слова состояния СТРБ с выхода генератора 4 тактовых сигналов код слова состояния фиксируется в регистрс состояния дешифратора 3 команд.Сигнал синхронизации СИНХР поступает также ца синхровход триггера 7, в результате чего сигнал логической единицы с единичного выхода триггера 7 поступает на вход элемента И 10. При наличии сигнала разресиения доступа к магистрали РДМ сигнал логической единицы с выхода элемента И О поступает на информационный вход триггера 8. По спаду сигнала синхронизации Ф 2 (ТТЛ) генератора 4 тактовых сигналов, поступающему через элемент НЕ 11 на синхровход триггера 8, на единичном вы.ходе триггера 8 формируется активный счцап запроса доступа к магистрали ЗДМ, а с нулевого выхода триггера 8 сигнал логического нуля поступает на разрешающий вход шинного формирователя 2 адреса, в результате чего адресные сигналы А(О 15) микропроцессора подключаются к адресным шинам АДР интерфейсной магистрали 1. Память или периферийное устройство, к кото рому произошло обращение, в случае своей 5 10 15 20 25 30 35 40 45 50 55 готовности выставляет сигнал ответа ОТВ, который поступает на вход готовности генератора 4 тактовых сигналов, в результате чего с выхода генератора 4 тактовых сигналов сигнал готовности ГТ поступает на вход готовности микропроцессора. Поэтому микропроцессор не входит в режим ожидания. Сигнал логической единицы с единичного выхода триггера 8 поступает на информационный вход триггера 9 и по сигналу синхроциза ции Ф 2 (ТТЛ), поступающему с выхода генератора 4 тактовых сигналов на синхровход триггера 9, с нулевого выхода триггера 9 сигнал логического нуля поступает на разрешающий вход дешифратора 3 команд, коммутируя шину данных 0(0 - 7 микропроцессора с информационными шинами ИНФ интерфейсной магистрали 1 и подключая один из управляющих сигналов, формирующихся по коду слова состояния и сигналам приема ПР и выдачи ВД, к интерфейсной магистрали 1. По окончании действия сигнала приема ПР или выдачи ВД с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 12 сигнал логической единицы поступает на синхровход триггера 6, в результате чего сигнал логического нуля с нулевого выхода триггера 6 поступает на входы сброса триггеров 6 - 9, снимая сигнал запроса доступа к магистрали ЗДМ и отключая сигналы адреса данных и управления, сформированные микропроцессором от интерфейсной магистрали 1.Микропроцессор анализирует сигнал готовности ГТ, поступающий с выхода генератора 4 тактовых сигналов по заднему фрон ту сигнала синхронизации Ф 2. Если к этому времени на вход готовности генератора 4 тактовых сигналов не поступил сигнал ответа ОТВ от устройства памяти или периферийного устройства, к которому произошло обращение, микропроцессор переходит в режим ожидания, в котором готовность анализируется в каждом последующем такте, до тех пор пока це будет получен сигнал ответа ОТВ. Вход микропроцессора в режим ожидания происходит при работе с медленно действующими устройствами, которые сигнал ответа ОТВ выдают после прохождения фазы Ф 2 в такте Т 2.В случае, если микропроцессор производит обращение к памяти или периферийному устройству, а интерфейсная магистраль занята другими активными устройствами (отсутствует сигнал разрешения доступа к магистрали РДМ), то аналогично на вход генератора 4 тактовых сигналов не поступает сигнал ответа ОТВ и с выхода генератора 4 тактовых сигналов на вход готовности микропроцессора поступает сигнал неготовности. В этом случае микропроцессор также входит в режим ожидания. Как только магистраль освобождается (сигцал РДМ),ство осуществляет отключение сигналов микропроцессора от интерфейсной магистрали, и в это время она может быть использована для передачи данных другими активными устройствами. Во время выполнения внешним устройством цикла обмена микропроцессор может производить внутренние операции, связанные с обработкой данных, формированием адреса обращения и др. 25Если при обращении к интерфейсной магистрали со стороны микропроцессора оказывается, что магистраль занята другими активными устройствами, микропроцессор переходит в состояние ожидания, аналогичное неготовности устройства, к которому произошло обращение. Как только магистраль освобождается, устройство осуществляет обращение. Предлагаемая организация связи микропроцессора с внешними устройствами и устройствами памяти позволяет в значительной степени повысить производительность микропроцессорных систем, содержащих несколько активных устройств. формула изобретения 314 устройство устанавливает сигнал запроса доступа к магистрали ЗДМ и осуществляет обмен по интерфейсной магистрали 1.В предлагаемом устройстве формируется диаграмма обмена по интерфейсной магистрали 1, в которой управляющие сигналы всегда вложены в адресные сигналы, что повышает помехоустойчивость. Диаграмма об. мена по интерфейсной магистрали 1 (фиг. 3) приведена для случая, когда микропроцес. сор осуществляет прием информации. Ана. логичная диаграмма обмена будет и в случае, когда микропроцессор выдает информацию.Предлагаемое устройство в отличие от прототипа занимает интерфейсную магистраль только на время цикла обмена, а в промежутках между циклами обращения устрой 34440ства для подключения соответственно к цсрвому, второму тактовым входам и входу готовности микропроцессора, группа информационных выходов шинного формирователя5адреса образует группу выходов устройства для подключения к группам адресных входов периферийных устройств, вторая грпиа информационных входов-выходов дсшифратора команд образует группу входов-выходов устройства для подключения к группам информационных входов-выходов периферийных устройств, первый, второй, третий, четвертый информационные выходы дешцфратора команд являются выходами устройства для подключения соответственно к цср Вому Второмх Входам чтсния, перВОмх В 1 Орому входам записи периферцйьых устройств, вход готовности генератора тактовых си:- налов является входом устрстьа дл. ., ключения к выходам готовцос:.и гсрг 11 йгньх устройств, при этом третй ,.:,ювь 1 й выход генератора тактовых сцгалов сс;1; - нен с третьим информаццонньм ВхоОм дсшифратора команд, отличающееся тем:то, с целью повышения быстродсйс;Вця, В:ег введен блок асинхронной связц. Нрцчсм сицхровход генератора тактовых сигналв соединен с первым сцнхровходом блока асинхронной связи и является Вхдом устройс: - ва для подключения к сццхровходу мцкрц; О- цессора, выход заирса и вход 1 м 1 зрс.с 11 блока асинхронной связ 1. и 1 лц 1: сц 1 ь;х- ДОМ И ВХОДОМ УСГРОЙСТВа ДЛЯ 1 ОДК;1 ОЯС 1 Ц 1 Я сооТВСТСТВенно к Вхога зНОса ц Вы: да;1 размецения цсрцфсрцц:ь:, устрцс;ц, Нц ЭТОМ РВЗРЕШаЮЩЦЕ ВХОДЫ ШЦН 10 ,Рг ..рователя адреса и дешифратора ком,.Нд с динены соответствснцо с первым 1: .рь разрешаюццми выходамц блока а 1;цхг 1-; ной связи, первый, второй Входы логцчсск- го условия и второй сццхрвход кстрэсоединены соответсгвеншг с и, рным, Вторь м информационными Входами дешцфр;:Ора 40 команд и четвертым тактовым Выходомсцсратора тактовых сигналов.1. Устройство для сопряжения микропроцессора с периферийными устройствами, содержащее шинный формирователь адреса, генератор тактовых сигналов, дешифратор команд, причем группа информационных входов шинного формирователя адреса образует группу входов устройства для подключения к группе адресных выходов микропроцессора, первая групга информационных входов-выходов дешифратора образует группу входов-выходов устройства для подключения к группе информационных входов-выходов микропроцессора, первый, второй информационные входы дешифратора команд являются входами устройства для подключения соответственно к выходам приема и выдачи микропроцессора, первый и второй тактовые выходы и выход готовности генератора тактовых сигналов являются выходами устрой-2. Устройство го и. 1. От,илам:цеегя тс.1, что блок асинхронной связи содержит:сг - ре тоиггера, элемент И, э.гемент 11, э.смсн 1 ИСКЛЮЧА 10 ЩЕЕ ИЛИ. причем 1 срвый и второй вхЭды элемента ИСКЛ 1 ОЧА.;11 ЦЕЕ ИЛИ являются соответственно первым и вторым входами логического условия блока, перВый ВОд элемена И является ихолсх разрешения блока, сцнхровхо.,:1 ервого трцггера является первым сцнхровходом блока. Вход элемента НЕ соедццец " синхровхдоц Второго триггера и является вторым си 1 хр входом блока, единичный выход третьего триггера соединен с информационным Входом второго триггера и является выхдм запроса блока, нулевыс Выходы третьего и второго триггеров являются соотвстствснно первым и вторым разрешающцмц Выхсоединен с вторым входом элемента И, выход которого соединен с информационным входом третьего триггера, синхровход которого соединен с выходом элемента НЕ, информационные входы первого и четвертого триггеров подключены к шине единичного потенциала устройства. 50-:7 Оклад Вг 1 блокад Саставигель С Пестмарфеиова Текред И. ВересТираж 704сударствениого кокгитета СССР по делам113035, Москва, Ж - 35, Раушская нвенио.полиграфическое предприятие, г. У Корректор В Романен Подписное Редакто р Т. Заказ 555 б 1 ВНИИПИ Г изобретении и открытии б., д. 4/5жгород, ул. Проектная, 4 Произ вод 1434440 лами блока, при этом в блоке асинхронного обмена выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с синхровходом четвертого триггера, нулевой выход которого соединен с нулевыми входами второго, третьего, четвертого триггеров и с нулевым входом первого триггера, единичный выход которого