Устройство для реализации быстрых преобразований

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКРЕСПУБЛИК 09) (И) 5/33 504 С 06 ТЕН тносится к областиники и может быть ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБР А ВТОРСНОМУ СВИДЕТЕЛЬСТ(71) Специальное конструкторско-технологическое бюро с опытным производ ством при Белорусском государственном университете им. В.И.Ленина (72) А.Н.Карташевич и М.С.Курлянд (53) 681.32(088,8)(56) Авторское. свидетельство СССР В 752347, кл. С 06 Р 15/332, 1978,Авторское свидетельство СССР В 1292005, кл. С 06 Р 15/332, 1985. (54) УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ БЫСТРЬИ ПРЕОБРАЗОВАНИЙ(57) Изобретение овычислительной тех использовано при решении задач фильтрации и идентификации сигналов. Цельизобретения - расширение функциональных возможностей путем вычислениябыстрых преобразований в базисахдискретных ортогональных функций посмешанному основанию. Поставленнаяцель достигается за счет того,. чтов состав устройства входят блок памяти 1, блок постоянной памяти 2, арифметический блок 3, блок коммутаторов4, регистр сдвига 5, счетный блок 6,счетчик итераций 7, коммутатор 8,блок элементов 9, генератор тактовыхимпульсов 10, адресной счетчик 11,сумматор 12, регистр 13, умножитель14 и коммутатор 15. 2 ил.Изобретение относится к вычисли-тельной технике и может быть использовано при решении задач фильтрациии идентификации. сигналов.Цель изобретения - расширениефункциональных воэможностей устройства путем вычисления быстрых преобразований в базисах дискретных ортогональных функций по смешанному основанию.На фиг.1 изображена структурнаясхема устройства, на фиг.2 - схемасчетного блока.Устройство (Фиг.1) содержит блок 1 15(комплексных чисел) и второй коммутатор 15. На Фиг.1 обозначены также 25входы Х 1-Х 4 устройства и выход У 1устройства.Блок б (фиг.2) представляет собойпоследовательную цепочку из и (и -в общем случае число основания; в ЗОслучае, когда основание одно для всехитераций, и = 1 о 8 И) пересчетных узлов.Пересчетный узел содержит к-разрядный двоичный счетчик 16 В = 1 одгс,35г с - максимальное из используемыхв устройстве оснований), двоичныйкод на выходе которого выражает г-ичную разрядную цифру в двоичном коде,и узел сравнения на группе из Е элементов исключающее ИЛИ 17 и 1-входовом элементе ИЛИ 18,Устройство работает следующим образом.При реализации быстрого преобразо вания в базисе дискретных экспоненциальных функций (ДЭФ) на входах Х 1,Х 2, Х 4 устройства установлен код 101.На вход ХЗ поданы двоичные коды г,г 1 гЗго50Исходный массив длительностью Изанесен в инверсном порядке. В исходном состоянии блок 6, счетчик 7 итераций, адресный счетчик 11, регистр5 сдвига и регистр 13 хранения обнулены.Серия импульсов с выхода генератора 10 поступает на счетный входблока 6, на информационном выходе которого формируется исходный двоичнои-ичный код, на выходе переноса - сигнал управления записью-считыванием блока 1 оперативной памяти.На управляющем входе. коммутатора 8 задан нулевой код (элементы И блока 9 закрыты) и к счетному входу счетчика итераций 7 и тактовому входу регистра сдвига 5 подключен выход старшего г-ичного разряда блока 6При этом на выходах двоичных разрядов счетчика 7 итераций формируется двоичный код номера итерации, а в ре"гистр 5 сдвига со стороны младшего разряда заносится "1" со сдвигом ранее записанной информации в сторону старших разрядов.Сигналы с параллельного выхода регистра 5 сдвига, поступая на управляющие входы блока 4 коммутаторов, преобразуют исходный двоичный код с информационного выхода блока 6 в двоичный код адреса записи и считывания операндов для определенной итерации преобразования.На счетный вход адресного счетчика 11 поступают сигналы с выхода младшего разряда блока 6, На выходе адресного счетчика 11 в зависимости от номера итерации для данного смешанного основания Формируется ядро для вычисления с помощью сумматора 12 и регистра 13 хранения кода,-адреса множителей, извлекаемых из блока 2 постоянной памяти. Считывание из блока 1 оперативнойпамяти осуществляется по низкому логическому уровню сигнала управления записью-считыванием, поступающему с выхода блока 6, запись - по высокому уровнюНа 3-й итерации преобразования умножитель 14 комплексных чисел в режиме считывания производит умножение первых г операндов, извлекаемых из блока 1 оперативной памяти, на множители, извлекаемые из блока 2 постоянной памяти, полученные произведения заносятся в узел буферной памяти арифметического блока 3.В режиме записи арифметический блок 3 производит элементарные преобразования над полученными ранее произведениями и заносит в блок 1 оперативной памяти на место ранее извлеченных операндов новые операнды согласно алгоритму замещения.Экспоненциальные,множители хранятся в блоке 2 постоянной .памяти, отдельно синусы и косинусы, причем область, в которой хранятся множителидля выбранных г гг, опреде 5ляется управляющим входом блока 2постоянной памяти, комплексные операнды хранятся в блоке 1 оперативнойпамяти отдельно как значения их действительной и мнимой частей.Регистр 13 хранения обнуляется переходом сигнала записи-считывания изнизкого логического уровня в высокий. 15После записи в блок 1 оперативнойпамяти первых г новых операндов про 1изводится считывание очередных операндов и занесение в арифметическийблок 3 г произведений операндов насоответствующие им экспоненциальныемножители, извлекаемые из блока 2постоянной памяти, после чего в арифметическом блоке 3 производятся элементарные, преобразования и в блокоперативной памяти заносятся очередные г новых операндов на место ранееизвлеченных.После окончания первой итерациисигналом старшего разряда блока 6 врегистре 5 сдвига происходит сдвигинформации в сторону старших разрядовс занесением "1" в младший разряд,содержимое счетчика 7 итераций увеличивается на единицу, второй коммутатор 15 меняет двоичные коды оснований35для каждого разряда блока 6 и устройство переходит к выполнению следующей итерации преобразования.При реализации быстрого преобразования в базисе функций ВиленкинаПонтрягина (ВПФ) на входах Х 1, Х 2,Х 4 устройства устанавливается код000.Исходный массив длительностью Изанесен при этом в блок 1 оперативной памяти в прямом порядке,Таким образом, при выполнении преобразования в базисе ВПФ работа устройства отличается от работы при выполнении преобразования в базисе ДЭФтолько порядком расположения исходнойинформации в блоке 1 оперативной памяти, отсутствием операции умноженияна экспоненциальные множители в режиме считывания и работой регистра 5сдвига.В данном случае в исходном состоянии разряды регистра 5 сдвига устанавливаются в состояние 1 поичем в старший разряд регистра по приходу тактового импульса на тактовый вход осуществляется запись нулевой информации со сдвигом ранее записанной информации а сторону младших разрядов,При реализации быстрых преобразований в базисе функций усеченного преобразования Виленкина-Понтрягина (УВПФ) на входах Х 1, Х 2, Х 4 устройства установлен код 010. Исходный массив длительностью Ы занесен в блок 1 оперативной памяти в прямом порядке.При выполнении преобразования в базисе УВПФ работа устройства отличается от работы устройства при выполнении преобразования в базисе В 11 Ф тем, что количество выполняемых элементарных преобразований уменьшается с увеличением номера итерации. Это осуществляется следующим образом.Двоичный код с выхода счетчика 7 итераций через блок 9 элементов И (на вход Х 2 подана "1") поступает на управляющий вход первого коммутатора 8. В результате на первой итерации к тактовым входам регистра 5 сдвига и счетчика 7 итераций подключен выход старшего разряда блока 6. На последующих итерациях номер разряда блока 6, выход переноса которого коммутатором 8 подключается к тактовым входам регистра 5 сдвига и счетчика 7 итераций, уменьшается на единицу от итерации к итерации.Формула изобретенияУстройство для реализации быстрых преобразований, содержащее блок памяти, блок постоянной памяти, умножитель, арифметический блок, блок коммутаторов, сумматор, регистр, регистр сдвига, первый коммутатор, счетный блок, блок элементов И, счетчик итераций и генератор тактовых импульсов, первый выход которого подключен к входам обнуления регистра и арифметического блока и счетному входу счетного блока, выход переноса которого подключен к тактовому входу регистра, входу синхронизации приема информации арифметического блока и входу управления записью-считыванием блока памяти, выход которого подключен к первому входу умножителя, выход которого подключен к информационному входу арифметического блока,1416981 Соста тель А.БарановЛ.Олийнык Корректо Редактор А.О хре рн каз 4065/46 Тираж 704 НИИПИ Государственного по делам изобретений 35, Москва, Ж, РаушсП писноета СССР.ытийб., д, 4/5 м от 13 иэводственно-полиграфическое предприятие, г, Ужгород, ул, Проектная, 4 выход которого является информационным выходом устройства и подключен кинФормационному входу блока памяти,адресный вход которого подключен квыходу блока коммутаторов, информационный вход которого подключен кИнформационному выходу счетного блока, выходы младшего и старшего разРядов которого подключены соответственно к первому и второму информационным входам первого коммутатора,Выход которого подключен к счетномуВходу счетчика итераций и тактовомуВходу регистра сдвига, выход которого подключен к управляющему входублока коммутаторов, информационныйвыход счетчика итераций подключен кпервому входу блока элементов И, выход которого подключен к управляющему входу первого коммутатора, информационный вход регистра сдвига является входом задания режима устройстВа, первым тактовым входом которогоявляется второй вход блока элементов 25И, выход регистра подключен к первому входу сумматора и адресному входублока постоянной памяти, выход которого подключен к второму входу умножителя, вход синхронизации которого ЗОявляется вторым тактовым входом устройства, вход управления считываниемблока постоянной памяти соединен с входом синхронизации сумматора и является третьим тактовым входом устройства, второй выход генератора тактовых импульсов подключен к входусинхронизации выдачи информации арифметического блока, о т л и ч а ю щ ее с я тем, что, с целью расширенияфункЦиональных возможностей путем вычисления быстрых преобразований в базисах дискретных ортогональных функций по смешанному основанию, в неговведены второй коммутатор и адресныйсчетчик, информационный выход которого подключен к второму входу сумматора, информационный выход счетчика итераций подключен к первому информационйому входу второго коммутатора, первый и второй выходы которого объеди-нены и подключены к информационномувходу счетного блока, выход младшегоразряда которого подключен к счетномувходу адресного счетчика, информационный вход которого соединен с вторыминформационным входом второго коммутатора и подключен к выходу регистрасдвига, установочный вход адресногосчетчика соединен с управляющим входом второго коммутатора и подключенк третьему тактовому входу устройства, второй выход второго коммутато-ра подключен к входу синхронизациивычислений арифметического блока,