Матричный коммутатор

СОЮЗ СОВЕТСКИХСОШ 1 АЛИСТИЧЕСНРЕСПУБЛИН 51)4 Н ИЗОБРЕИДЕТЕЛЬСТВ НИЯ ИСАНИ АВТОРСКОМ В 48В,И,Куватов детельство СССР3 К 17/04, 1984. ся к автомахнике. Изобвышения быст х ммутатора закоммутации ро ле рительнои память вн рограммной УДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) МАТРИЧНЫЙ КОММУТАТ (57) Изобретение относи тике и вычислительной т ретение решает задачу и родействия матричного к счет уменьшения времени путем обеспечения предв записи кода коммутации ней ЭВМ для дальнейшей 3454 А 17/04, С 06 Р 15/16 настройки устройства. Для решенияэтой задачи в матричный коммутаторвведены дополнительно дешифратор 4адреса, два кольцевых регистра сдвига 5 и 6, счетчик 7, дешифратор 8,Я-разрядные регистры 9, вертикальныеи горизонтальные формирователи 10,11, элемент задержки 12 и элементИ-НЕ 13, причем в каждом цикле программной настройки матричного коммутатора обеспечивается выбор заданнойстроки коммутирующих элементов 2 иотключение (с помощью третьего состояния) остальных строк от вне цепей записи с последующим пер и настройкой всех коммутирующи ментов строки и переходом к сл .щей строке. 1 ил.10 20 25 40 45 50 55 13634Изобретение относится к автоматике и вычислительной технике, может быть использовано в вычислительных системах и системах связи и является усовершенствованием изобретения поавт,св. У 1102038. Цель изобретения - повышение быстродействия коммутатора за счет обеспечения программной настройки.На чертеже представлена функциональная схема матричного коммутатора,Матричный коммутатор содержит П- триггеры 1, ключевые транзисторы 2, дополнительные П-триггеры 3, дешифратор 4 адреса, первый 5 и второй 6 кольцевие регистри сдвига, счетчик , дешифратор 8, Р -разрядных 9 регистров, Р групп по О вертикальных формирователей 10, М горизонтальных Формирователей 11, элемент 12 задержки и элемент И-НЕ 13,Матричный коммутатор имеет И горизонтальных коммутируемых шин 14,М вертикальных коммутируемых шин 15,М горизонтальных управляющих шин 16,М вертикальних управляющих шнн 17,шину 18 разрешения перезаписи информации, адресный вход 19, вход 20 разрешения приема адреса, вход 21 началь-ЗОной установки, вход 22 задания кода коммутации и вход 23 логического нуля. Матричный коммутатор работает следующим образом,Внешнее управляющее устройство или оператор выставляет по адресномувходу 19 код адреса матричного коммутатора, а по входу 22 - код коммутации, единица н соответствующем разряде которого указывает на необходимость коммутации соответствующейвертикальной коммутируемой шины 15.на первую горизонтальную коммутируемую шину 14. Код по входу 22 поступает одновременно на информационныевходы всех О-разрядных регистров 9,но не проходит в указанные регистры,поскольку они первоначально находятся в отключенном (третьем) состоянии. С некоторой задержкой относительносигналов на входах 19 и 22 на входрезрешения дешифратора 4 адреса поступает низкий уровень сигнала. Этоведет к появлению на выходе дешифратора 4 адреса потенциала логической единицы, который, поступая навход сдвига первого кольцевого регистра 5 сдвига переводит его первыйразряд в единичное состояние, пос 54 2ледний - в нулевое. Длительность сигнала на входе 20 разрешения приема составляет 600-900 нс, поэтому он через некоторое время снимается, переводя выход дешифратора 4 адреса в исходное состояние, Потенциал низкого уровня с выхода первого разряда первого кольцевого регистра 5 сдвига поступает на вход запрета приема первого 0-разрядного регистра 9, переписывая в него через информационные входы информацию с входа 22. Логический нуль на входе запрета приема первого О-разрядного регистра 9 вызывает появление на выходе признака готовности укаэанного регистра потенциала логического нуля, который, поступая на вход элемента И-НЕ 13, вызывает появление на выходе последнего логической единицы, которая, в свою очередь, поступает на вход сдвига второго кольцевого 6 регистра сдвига. Это вызывает переключение первого разряда второго кольцевого регистра 6 сдвига в единицу, последнего - .н нуль. В результате на вход разрешения приема первого 0-разрядного регистра 9 с инверсного выхода первого разряда регистра 6 поступает потенциал логического нуля, который отключает информационный вход указанного 0-разрядного регистра 9 от информационного входа 22 устройства. Время от момента появления сигнала низкого уровня на входе 20 разрешения приема адреса устройства до отключения О-разрядного регистра от входа 22 составляет не более 200 нс, что значительно меньше времени действия сигналов адреса и данных на входах 19 и 22 устройства соответственно.В дальнейшем матричный коммутатор работает по описанному алгоритму. Отличие состоит лишь в том, что первый кольцевой регистр 5 сдвига подключает к информационной шине 22 второй -разрядный регистр 9, а второй кольцевой регистр 6 сдвига отключает его же от указанного входа 22, Рассмотренный алгоритм работы устройства длится циклически до тех пор, пока на выходе признака готовности последнего -разрядного регистра 9 не появится сигнал логического нуля, который, проходя через элемент И-НЕ 13, также переключает последний разряд второго кольцевого регистра 6 сдвига н единичное состояние, чтоприводит к появлению на входе разрешения приема последнего, Р-го, разрядного регистра 9 сигнала логи-"ческого нуля.и отключению информаци 5онного входа данного регистра отвхода 22 устройства. Вместе с темсигнал низкого уровня с выхода признака готовности последнего 0-разрядного регистра 9 поступает на вход , 10разрешения дешифратора, переводя егонулевой выход в состояние логической единицы. Переключение выходапризнака готовности последнего, Р-го,Я-разрядного регистра 9 в состояние 15логической единицы вызывает переклю-,чение на нулевом выходе дешифратора8 состояния логической единицы влогический нуль. Перепад уровня напряжения на указанной линии, пройдячерез горизонтальный формирователь11, поступает на синхровходы С Р -триггеров 1 первой строки, переводяв состояние логической единицы теиэ них, на информационных входах 0 25которых имеются потенциалы логической единицы, поступающие через вертикальные формирователи 10 с соот.ветствующих разрядов первого 0-разрядного регистра 9. Перепад сигнала 30признака готовности последнего Яразрядного регистра с нуля на единицу одновременно с входом разрешениядешифратора 8 поступает на счетныйвход счетчика 7, добавляя в него35единицу. Теперь на вход дешифратора8 с выхода счетчика 7 поступает код0001,Выполнив указанные действия, матричный коммутатор ожидает поступления извне очередной команды выводаинформации, которая аналогично описанному записывает в первый Я-разрядный регистр 9 код коммутации вертикальных шин 15 на вторую горчзонтальную шину 14 и т.д.Описанный процесс длится до техпор, пока на последнем, И-м, выходедешифратора 8 не появится сигналВысОкОГО уроВняПерепад напряжения 5 Оот высокого уровня логической единицы до низкого уровня логическогонуля на И-м выходе дешифратора 8вызывает запись кода коммутации шин15 на последнюю, Х-ю, шину 14 в первые триггеры 1 последней строки.Этот же перепад напряжения с не которой задержкой, определяемой характеристиками формирователя 11, поступает на синхровходы дополнительныхР-триггеров 3, Это вызывает переключение тех Р-триггеров 3, на Р-входахкоторых имеются потенциалы логической единицы, поступающие с прямыхвыходов П-триггеров 1, находящихсяв состоянии единицы, в состояниелогической единицы, На затворы ключевых транзисторов 2, связанные стеми дополнительными П-триггерами 3,которые переключились под воздействием сигналов по шине 18 разрешенияперезаписи информации в единицу,поступает с 0-выходов указанных триггеров потенциал высокого уровня,производя соответствующую коммутациюшин 14 и 15, На этом процесс коммутации заканчивается, устройство готовок передаче информации,формула и з о б р е т е н и яМатричный коммутатор по авт.св, Р 1102038, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия эа счет обеспечения программной настройки, он дополнительно содержит дешифратор адреса, два кольцевых регистра сдвига, счетчик, дешифратор, Р 0-разрядных регистров, где Р х 0 = М - число вертикальных коммутируемых шин, элемент задержки и элемент И-НЕ, причем информационный вход дешифратора адреса является адресным, входом коммутатора, вход разрешения дешифратора адреса является входом разрешения приема адреса коммутатора, выход дешифратора адреса подключен к входу сдвига первого кольцевого регистра сдвига, вход установки в исходное состояние которого подключен к входу установки в исходное состояние второго кольцевого регистра сдвига, к синхровходу счетчика и является входом начальной установки коммутатора, вход сдвига второго кольцевого регистра сдвига подключен к выходу элемента И-НЕ, входы которого подключены к выходам признака готовности соответствующих Ц-разрядных регистров, информационные входы которых подключены к входу задания кода коммутации коммутатора, а синхровходы - к входу логического нуля коммутатора, входы запрета приема 0-разрядных регистров подключены к инверсным выходам соответствующих разрядов первого кольцевого регистра сдвига, входы разрешения приема ( 5 1363454 8разрядных регистров подключены к ному входу дешифратора, выходы кото- инверсным, выходам соответствующих рого подключены к соответствующим разрядов второго кольцевого регистра горизонтальным управляющим шинам, сдвига выход признака готовности , выходы разрядов Р О-разрядных регист 95Р-го О-разрядного регистра подключен ров подключены к соответствующим верк входу разрешения дешифратора и к тикальным управляющим шинам, шина счетному входу счетчика, параллель- разрешения перезаписи информации подный информационный вход которого ключена к выходу элемента задержки, подключен к входу логического нуля 0 вход которого подключен к выходу М- коммутатора, а выход - к информацион- го разряда дешифратора.Составитель Н.ЗахаревичКорректор А.ОбручарРедактор А.Огар Техред М.ДидыкЗаказ 6379/53 Тираж 900 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий