Устройство фазовой синхронизации

ки ство ССС 4, 1979. во СССР 2, 1977. СУДАРСТВЕННЫЙ НОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ 3815445/24-09(56) Авторское свидетельУ 788411, кл. Н 04 Ь 7/ОАвторское свидетельстВ 621113, кл. Н 04 Ь 7/О УСТРОЙСТВО ФАЗОВОЙ СИНХРОНИЗА- (57) Изобретение относится к импульс" ной технике, Цель изобретения - расширение функциональных возможностей путем расширения диапазона рабочих частот н длительности фазирующих сигналов и сигналов задающего г-ра.Устройство содержит задающий г-р 1, линию задержки 2, блок памяти 3, коммутатор 5. Вновь введены дешифратор 4 и одновибратор 6. Коммутатор 5 состоит из мультиплексора, элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемента И. 1 з.п.4 ф 3 илИзобретение относится к импульснойтехнике, а именно к устройствам Формирования опорных последовательностейимпульсов с автоматической коррекциейфазы относительно входного сигналасинхронизации, и может быть использовано для формирования управляющихимпульсов последовательностей н устройствах корреляционной обработки ра Одиолокационной информации, трактахпрецизионного измерения дальности и всинхрогенераторах аппаратуры передачицифровой информации.Цель изобретения - расширение Функ 15циональных воэможностей путем расширения диапазона рабочих частот и длительностей Фазирующих сигналов и сигналов задающего генератора.На фиг, 1 представлена структур Оная электрическая схема устройствафаэовой синхронизации; на Фиг. 2вариант выполнения коммутатора; наФиг. 3 - временные диаграммы, пояс-.няющие работу устройства, 25Устройство Фазовой синхронизациисодержит задающий генератор 1, линиюзадержки 2, блок памяти 3, дешифратор 4, коммутатор 5 и одновибратор6, причем и состав коммутатора входят 30мультиплексор 7, элемент ИСКЗКЧА 331 ЕЕИЛИ 8 и элемент И 9.Устройство Фаэовой синхронизацииработает следующим образом,Задающий генератор 1 генерируетцифровую последовательность импуль"сов, а линия задержки 2 - серию опорных последовательностей импульсов,Сдвиг Фаз между опорными последовательностями импульсов определяетсявременем задержки между соседними от Оводами .линии задержки 26 Г, При числеотводов линии задержки 2, равном и,формируется (и+1) реализаций опорнойпоследовательности импульсов (Фиг,За,в, г, д, е, ж) при п=5, Фаэирующий 45сигнал (Фиг. Зб), поступающий в момент С, на вход синхронизации блокапамяти 3, Фиксирует своим переднимФронтом (перепадом из "0" в "1") на(а+1) выходах блока памяти 3 состояние логических уровней, присутствующих в этот момент времени на соответствующих отводах линии задержки 2(смь о фиГе Зу эу ир кр лу му н) ф(п+1)-Разрядный позиционный код навыходе блока памяти 3 соответствуетсдвигу Фазы Фазирующего сигнала относительно опорной последовательностизадающего генератора 1. Дешифратором 4 (п+1)-разрядный позиционный код дешифрируется в ш-разрядный двоичный код, где т=1 од и+1,1 - ближайшее меньшее целочисленное значение.Коммутатор 5 н соответствии с у - равляющими кодами, поступающими с дешифратора 4, пропускает на выход устройства одну иэ (п+1) опорных последовательностей импульсов, причем на выход устройства передается та опорная последовательность, у которой перепад уровня из "1" в "О" имеет упреждение относительно положительного фронта Фазирующего импульса не более, чем на д (Фиг. З,ж).В связи с конечным временем дешифрации кода в дешифраторе 4 на выходе коммутатора 5 правильная опорная последонательность импульсов устанавливается по истечении времени(фиг. Зо). Для исключения появления ложных импульсов на выходе предусмотрен одновибратор 6, который формирует бланкирующий импульс(фиг. З,п) по переднему Фронту Фазирующего сигнала. Бланкирующий сигнал поступает на стробирующий вход коммутатора 5 и запрещает прохождение инФормации на выход устройства на время переключения дешифратора 4 и устанавливает на выходе устройства уровень О, совпадающий с уровнем начальной фазы выбранной опорной последовательности, Длительность бланкирующего импульса с должна быть не менее времени дешифГРации (,д.Задний Фронт бланкирующего импульса н целях исключения появления ложных импульсов на ныходе устройства должен находиться в интервале нулевой Фазы выбранной опорной последовательности.В устройстве предусматривается воэможность инвертирования соответствующих опорных последовательностей, что обеспечивается коммутатором 5, вариант реализации которого показан на фиг. 2. Прн этом производится привязка не только к (и+1) основным опорным последовательностям импульсов, но и к (и+1) инвертированным опорным последовательностям импульсов, что позволяет получить удвоенное число опорных сигналов без увеличения числа отводов и удлинения линии задержки 2. В коммутаторе 5 выход мультиплексора 7 подключен к первому входу элемента ИСКПОУЧАЮЩЕЕ ИЛИ 8, который выполняет логическуюоперацию сложения по модулю 2. В зависимости от логического уровня на втором входе элемента ИСКЛОЧА 1 ОЩЕЕ ИЛИ 8 на выходе этого элемента появляет 5 ся выбранная мультиплексором 7 опорная последовательность импульсов в прямом или инверсном виде. При уров.не "0" на втором входе элемента ИСКЛ 1 ОЧАЮЩЕЕ ИЛИ 8 обеспечивается прохождение выбранной опорной последовательности импульсов в нормальном виде, а уровень "1" приводит к инверсии выбранной опорной последовательности 15В связи с конечным временем дешифрации в дешифраторе 4 на интервалевклГ на выходе мультиплексора 7 и эле.мента ИСКЛЮЧАЮЩЕЕ ИЛИ 8 наблюдается состояние неопределенности. Одновибратор 6 запрещает прохождение через элемент И 9 опорной последовательности импульсов до завершения окончания переходных процессов.25Формула изобретения 1, Устройство фаэовой синхронизации, содержащее последовательно соединенные задающий генератор и линию за 30 держки, вход и и отводов которой подключены к соответствующим информационным входам коммутатора, а также блок памяти, вход синхронизации которого является входом фазирующего сигнала устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем расширения диапазона рабочих частот и длительностей фаэирующих сигналов и сигналов задающего генератора, введены дешифратор и одновибратор, при .этом вход и и отводов линии задержки через последовательно соединенные блок памяти и дешиФратор подключены к ш управляющим входам коммутатора, к стробирующему входу которого подключен выход одновибратора, вход которого объединен с входом синхронизации блока памяти, причем выход коммутатора является выходом устройства.2. Устройство по и, 1, о т л и - ч а ю щ е е с я тем, что коммутатор выполнен в виде последовательно соединенных мультиплексора, элемента ИСКЛ 1 ОЧАЮЩЕЕ ИЛИ и элемента И, причем и+1 входов мультиплексора являются информационными входами, (ш) входов мультиплексора и второй вход элемента ИСКЛ 1 ОЧАЮЩЕЕ ИЛИ - управляющими входами, второй вход и выход элемента И - стробирующим входом и выходом коммутатора.1306450 ФИ 8. 3авитель В,Евдокимоваед М.Дидык Заказ 5 Подписномитета СССРткрытий 1130 кая наб.,фическое и рия едактор А.Б зводственно-и ираж 660 ИИПИ Государственног делам изобретений Москва, Ж, Раук