Устройство асинхронного сопряжения синхронных двоичных сигналов

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 12 560 19) 1)4 Н 04 1 3/О ОСУДАРСТВЕННЦЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ ПИ ЕТЕН ВТОРСНОМУ(57) И связи,отехническииМ.А. Бончлект ност пр ахеиодерительомбинФ. Григоровс С.Е. Румянцев комбинацКБ-триггИЛИ 13,во ССС етель 3 3/О Сигнасмкчасепсисасдязи-с-и . ЗЛЕМГПщ Сзадержкифиг,РОЙСТВО АСИНХРОННОГ НХРОННЫХ ДВОИЧНЫХ С бретение относится к электро ель изобретения - повьппениеУстр-во содержит на перетороне фазовый компаратор 1, фазы, управляемый распреде- УР) 3, датчик 4 фазирующей ии, блок 5 памяти, датчик 6 ии начального фазирования, еры 7, 8, элементы И 9-11, 14, делитель 12 на И, бло1285608 15 задержки и кольцевой регистрсдвига (КРС) 16, а на приемной стороне - коммутатор, блок фазированияпо циклам, декодер фазы, схему Фазовой АПЧ, УР, блок памяти, декодеркомбинации начального фазирования,КБ-триггер, элемент И, ИЛИ и КРС.Синхронный двоичный сигнал, следующий с тактовой частотой Й , вводитсяв цифровой канал связи, характеризуемый более высокой несущей частотой 1Изобретение относится к электросвязи, может использоваться дляасинхронного ввода-вывода синхронныхдвоичных сигналов в цифровые трактысистем с импульсно-кодовой модуляцией, дельта-модуляцией и другими цифровыми методами модуляции и являетсяусовершенствованием устройства поавт.св. Р 510792.Цель изобретения - повышение точ 10ности.На фиг. 1 представлена структурная электрическая схема передающейстороны устройства асинхронного сопряжения синхронных двоичных сигналов;на фиг. 2 - структурная электрическаясхема приемной стороны устройства.Передающая сторона устройстваасинхронного сопряжения синхронныхдвоичных сигналов содержит Фазовый20компаратор 1, кодер 2 фазы, управляемый распределитель З,датчик 4 фазирующей комбинации, блок 5 памяти,датчик 6 комбинации начального фазирования, первый 7 и второй 8 КБ-триггеры, первый 9, второй 10, третий11 элементы И, делитель 12 на Впервый 13 и второй 14 элементы ИЛИ,блок 15 задержки и кольцевой регистр16 сдвига.Приемная сторона устройства асинхронного сопряжения синхронных двоичных сигналов содержит коммутатор17, блок 18 фазирования по циклам,декодер 19 фазы, схему 20 ФАПЧ,управляемый распределитель 21, блок22 памяти, декодер 23 комбинации начального Фазирования, КВ-триггер 24,элемент И 25, кольцевой регистр 26 Ея, с помощью передающей части устрва. В начале сеанса связи необходимосфазировать опорный и тактовый импульсы в передатчике. По сигналу запуска датчик 6 через элемент ИЛИ 14передает на приемную сторону устрва комбинации начального фазированиядлиной Иэлементов и Фазирующий импульс на И-й позиции. Благодаря этомудостигается начальное фазированиепередающей и приемной частей, 2 ил. гсдвига, блок 27 задержки, элементИЛИ 28.Устройство асинхронного сопряжения синхронных двоичных сигналов работает следующим образом.Синхронный двоичный сигнал, следующий с тактовой частотой Й , вводитсяв цифровой канал связи, характеризуемый более высокой несущей частотой Гн. Эта операция осуществляетсяс помощью передающей части предлагаемого устройства. В начале сеансасвязи нужно сфазировать опорный итактовый импульсы в передающей частиустройства. Чтобы уменьшить времяФазирования в устройстве производитсяфазирование импульсов несущей частоты Й и импульсов тактовой частоты Гпутем первого совпадения импульсачастоты Г и импульса частоты Е напервом элементе И 9, который формирует единичныйимпульс для переводапервого КЯ-триггера 7 в единичноесостояние. Момент первого совпаденияимпульсов частоты Г и Е являетсяначалом сверхцикла,Единичный сигнал с выхода первого КБ-триггера 7 запускает датчик 6,делитель 12, Формирующий опорные импульсы Ги /И, а также разрешает подачу последовательностей импульсов частот Ец и й на блоки устройства через второй 10 и третий 11 элементыИ соответственно. По сигналу запускадатчик 6 последовательно на частотечерез второй элемент ИЛИ 14 передает на приемную сторону устройствакомбинации начального фазированиядлиной Мэлементов и фазирующий им 1285608пульс на И-й позиции, благодаря чемудостигается начальное фазированиепередающей и приемной частей, Послепередачи комбинации начального фазирования датчик 6 отключается единичным сигналом с выхода второго КБтриггера 8, который переводится вэто состояние первым опорным импульсом с выхода делителя 12. Делитель12 выдает первый опорный импульс после поступления М импульсов частотыЙ на его вход,Опорные импульсы с делителя 12поступают в кольцевой регистр 16сдвига, который продвигает поступающие импульсы по своим ячейкам, выходы которых подключены к блоку 15.Опорные импульсы задерживаются на величину Ю, соответствующую определенному циклу передачи в пределах 20сверхцикла. Задержанные опорныеимпульсы поступают на вход опорныхимпульсов фазового компаратора 1,который на свой основной выход выдает аналоговый сигнал временного 25расхождения, между задержанным опорным и следующим вслед за ним тактовым импульсом.Этот сигнал обрабатывается кодером 2 и в двоичном коде записывается 30в соответствующие ячейки блока 5.Кроме того, в блок 5 из датчика 4направляется кодовая комбинация фазирования циклов,Информационные входы блока 5 соединены с соответствующими выходамиуправляемого распределителя 3, начало работы которого задается импульсом с второго выхода фазового компаратора 1. Сигналы на выходах управля- щемого распределителя 3 служат для записи синхронного двоичного сигнала(СДС) в блок 5. Записанная в этомблоке информация СДС, служебные сигналы кодера 2 и датчика 4 считываются в канал связи через второй элемент ИЛИ 14 последовательностью импульсов с частотой следованияВ приемной части декодер 23 в начале сеанса связи принимает из канала связи комбинацию начального фазирования длиной Иэлементови декодирует ее,врезультате чегона еговыхо -де появляетсяединичный сигнал, которыйперебрасывает КБ-триггер 24 в единичное состояние, которое сохраняется до окончания сеанса связи.Сигнал с выхода КБ-триггера 24 открывает элемент И 25 для прохождения информации на коммутатор 17, Поэтому фазирующий импульс, переданный на приемную сторону вслед за комбинацией начального фазирования на И-й позиции, проходит на коммутатор 17 и направляется последним в блок 18. Коммутатор 17 направляет сигналы, поступившие из канала связи, по 11-цепям, из которых (п+1) отведено под информационные импульсы, а 1 Ч-(и+1) - под служебные.Последний И-й выход коммутатора 17 является фазирующим. При помощи блока 18, к которому подключен М-й выход коммутатора 17, а управляющий выход в свою очередь соединен со сдвигающим входом коммутатора 17, обеспечивается появление на 1-м выходе коммутатора -го импульса,организуемого на передаче цикла из И импульсов. Блок 18 выдает последовательность опорных импульсов частоты Гн /И, синхронных с опорными, не задержанными импульсами на передаче. Декодер 19 восстанавливает положение импульса, который, будучи задержан на соответствующую величину б представляет собой управляющий импульс для соответствующего цикла передачи в пределах сверхцикла. Этот импульс используется для регенерации такто - вой частоты в схеме 20. Восстановленной тактовой частотой Й с выхода схемы 20 тактируется управляемый распределитель 21, который запускается управляющим импульсом с выхода элемента ИЛИ 28,В итоге восстановленный синхронный двоичный сигнал с выхода блока 22 направляется в абонентскую линию потребителю информации. По окончании сеанса связи на первый 7 и второй 8 КЯ-триггеры передающей стороны и на КБ-триггер 24 приемной стороны устройства подаются сигналы,устанавливающие эти элементы в исходное состояние.Формула изобретенияУстройство асинхронного сопряжения синхронных двоичных сигналов по авт.св. В 510792, о т л и ча ющ е е с я тем, что, с целью повышения точности, на передающей стороне дополнительно введены последовательно соединенные первый элемент И, первый КЯ-триггер, делитель на М, кольцевой регистр сдвига, блок за1285608 оставитель ехред Л.Се дактор Н ца каз 7511/58 одписное Тираж Государств лам изобре осква, Ж"3 тета СС рытий ВНИИПИ п 11303ного ко нии и о Раушскь афическое предприятие, г. Ужгоро роектная,оизводственнодержки и первый элемент ИЛИ, последовательно соединенные второй КЯтриггер, датчик комбинации начального фазирования и второй элементИЛИ, а также объединенные по первымвходам второй и третий элемент Ивторой вход второго элемента И и другой вход делителя на И объединеныс первым входом первого элемента Ии являются входом импульсов несущей 10частоты, вторые входы первого итретьего элементов И объединены иявляются входом тактовой частоты,К-входы первого и второго КВ-триггеров объединены и являются входом 15сигнала "Запуск" устройства, Б-входвторого КБ-триггера подключен к выходу делителя на Б, объединенныепервые входы второго и третьего элементов И подключены к входу "Запуск" 20датчика комбинации начального фазирования, вход несущей частоты которого подключен к объединенным выходувторого элемента И и входу несущейчастоты блока памяти, выход которогоподключен к второму входу второгоэлемента ИЛИ, выход которого является выходом передающей стороны, при этом выход третьего элемента И подключен к объединенным тактовым входамуправляемого распределителя и фазового компаратора, к другому входукоторого подключен выход первогоэлемента ИЛИ, а на приемной сторонедополнительно введены последовательно соединенные декодер комбинацииначального фазирования, КЯ-триггери элемент И, второй вход ивыход которого подключены соответственно к входу декодера комбинации начального фазирования и к соответствующему входу коммутатора,последовательно соединенные кольцевойрегистр сдвига, блок задержки и элемент ИЛИ, выход которого подключен кобьединенным входу схемы ФЛПЧ и другому входу управляемого распределителя, при этом к входу кольцевого регистра сдвига подключен выход декодера фазы, на К-вход КЯ-триггера подается сигнал Окончание сеанса связи,а вход декодера комбинации начальногофазирования является входом приемнойстороны устройства асинхронного сопряжения синхронных двоичных сигналов. ойстантинова кова Корректор Л. Пипипенк