Устройство для ввода информации

СОЮЗ СОВЕТСКИХСОЦИАЛ ИСТИЧЕСКРЕСПУБЛИК г) гг 9(504 С 06 Р 13 ТЕНИЯ САНИЕ бретевоз еснбй анных. а де- три ь элезадержрежитокых, дли счетчи ОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ Н АВТОРСКОМУ СВИДЕТЕЛЬС(56) Авторское свидетельство СССРУ 723561, кл. С 06 Г 3/04, 1978.Авторское свидетельство СССРВ 752317, кл. С 06 Р 13/00, 1978(54) УСТРОЙСТВО ДЛЯ ВВОДА ИНФОРМАЦИИ(57) Изобретение относится к областивычислительной техники и может бытьиспользовано при передаче информации 2143 А 1 от одной ЭВМ в другую. Цель изния - расширение функциональныхможностей за счет выделения ад;информации из входного потокаУстройство содержит три счетчишифратор, преобразователь кодатриггера, семь элементов И, пяментов ИЛИ, регистр и элементки, Устройство работает в двухмах: передает весь вводимый поданных или часть массива даннну и адрес которого задают наках. 1 ил.Изобретение относится к вычисЛительной технике и может быть использовано при передаче информации от одной ЭВМ в другую.Цель изобретения - расширение 5функциональных возможностей за счетвьделения адресуемой информации извходного потока данных.На чертеже представлена структурная схема устройства,10Устройство содержит преобразователь 1 параллельного кода в последовательный, дешифратор 2, регистр 3,счетчик 4 адреса, счетчик 5 длины15массива, счетчик 6 числа переданныхбайтов, схему 7 сравнения, триггеры8-10, элемент И 11, выходы 12 адресавводимых данных, элементы И 13-18,элементы ИЛИ 19-22, повторитель 23,20элемент 24 задержки, информационныйвход 25, тактовый вход 26, вход 27задания режима работы устройства привводе полного объема потока информации, вход 28 задания режима передачивьделенной адресуемой информации,шину 29 задания длины массива вьданной информации, вход 30 задания числа передаваемых байтов, вход 31 сброса, информационный выход 32 и выход33 признака конца формирования вводимого байта.Устройство работает следующим образом. Перед началом использования триггеры 9-10 должны быть в нулевом состоянии, Это достигается после подачи на вход 31 единичного сигнала "Сброс",Устройство может работать в одном из двух режимов передачи полного массива данных или заданного потока.Первый режим задается подачей на вход 27 единичного импульса. По сигналу с входа 27 через элементы ИЛИ 19 и И 15 осуществляется установка45 триггера 8 и обнуление счетчика 4. Поступающие на вход 25 данные в параллельном коде под управлением сигналов от счетчика 4 преобразуются в преобразователе 1 в последовательный код, поступающий через открытый элемент И 11 на информационные входы триггеров регистра 3. На входы записи триггеров-регистра 3 поступают разрешающие сигналы с выходов дешифратора 2,55 на входы которого поступают сигналы от счетчика 4, задающие номер записываемого бита регистра 3. Изменение значения счетчика 4 осуществляется по сигналу, поступающему на тактовый вход 26, По сигналу переполнения счетчика 4 с выхода элемента И 13 через элемент ИЛИ 20 происходит сброс триггера 8. Например, если для задания номера бита поступающих на вход 25 данных необходимо до двенадцати двоичных цифр, то счетчик 4 должен иметь не менее двенадцати разрядов, при этом на входы адреса преобразователя подаются разряды 1-12, на дешифратор - 10-12, на выходы адреса и схему сравнения - 1-9Передача состояния части данных осуществляется следующим образом. Номер начального бита подается на вход 29 и записывается в счетчик 5, Количество передаваемых байтов подается на вход 30 и записывается в счетчик 6. После этого второй режим задается подачей на вход 28 сигнала, по которому триггер 9 устанавливается в единичное состояние, и через элементы ИЛИ 19 и И 15 осуществляется установка триггера 8 и сброс счетчика 4. Поступающие на вход 26 тактовые сигналы через элемент И 14 увеличивают значение счетчика 4. На схеме 7 сравнения происходит сравнение значений счетчиков 4 и 5. В момент, когда содержимое разрядов счетчика 4, соответствующих адресу байта, равно содержимому счетчика 5, что определяется единичным значением на выходе "Равно" схемы 7 сравнения, с .выхода элемента И 16 поступает сигнал, по которому осуществляется установка триггера 10. Отсутствие сигнала на инверсном выходе триггера 10 через элемент И 14 блокирует изменение счетчика 4 по сигналу с тактового входа 26,.по сигналу прямого выхода 10 происходит уменьшение значения счетчика 6 на единицу, Сигнал с прямого выхода триггера 10 поступает также на вход элемента задержки, Величина задержки должна быть не меньшей, чем время приема байта информации во внешнее устройствоС выхода элемента 24 задержки поступает сигнал, по которому через элемент И 17 (если значение счетчика 6 не равно нулю, что определяется на прямом выходе повторителя 23) осуществляется увеличение счетчика 5 на единицу и через элемент ИЛИ 21 - сброс триггера 10. После этого на регистре 3 формируется очередной байт передаваемыхданных, завершение формирования которого вновь фиксируется установкойтриггера 10. Если по сигналу с прямого выхода триггера 10 на счетчике 6установится нулевое значение, с инверсного выхода повторителя 23 поступает сигнал на вход элемента И 18,на выходе которого после поступлениясигнала с выхода элемента 24 задержкиформируется сигнал, указывающий, чтоосуществлена передача во внешнееустройство всей затребованной адресной информации. При этом через элемент ИЛИ 22 осуществляется сбростриггера 9, через элемент ИЛИ 20 - 15сброс триггера 8 и через элемент ИЛИ21 - сброс триггера 10,Формула изобретения20Устройство для ввода информации,содержащее пять элементов И, четыреэлемента ИЛИ, счетчик адреса, счетчикдлины массива, три триггера, регистр,причем первый вход первого элемента 25И соединен с тактовым входом устройства, первый вход первого элементаИЛИ соединен с выходом второго элемента И, прямой выход первого триггера соединен с первым входом третьего 30элемента И, прямой выход второготриггера соединен с первым входомчетвертого элемента И, о т л и ч а -ю щ е е с я тем, что, с целью расширения функциональных возможностей засчет выделения адресуемоч информациииз входного потока данных, оно содержит шестой и седьмой элементы И,счетчик числа переданных байтов, дешифратор, схему сравнения, повторитель, элемент задержки и преобразователь параллельного кода в последовательный, причем информационный входпреобразователя параллельного кода впоследовательный соединен с информационным входом устройства, вход сброса которого соединен с вторым входомпервого элемента ИЛИ, выход которогосоединен с первым входом второго элемента ИЛИ, входом К второго триггера 50и первым входом третьего элементаИЛИ, выход которого соединен с Й-входом первого триггера, Б-вход которогосоединен с выходом пятого элемента Ии входом сброса счетчика адреса, выход переполнения которого соединен свторым входом третьего элемента И,выход которого соединен с вторым входом третьего элемента ШИ, выход преобразователя параллельного кода В последовательный соединен с первым входом шестого элемента И, вых .д которого соединен с информационными входами всех разрядов регистра, вь.ходы которого являются выходами устройства, вход задания числа передаваемых байтов устройства соединен с информационным входом счетчика числа переданных байтов, выход заема которого соединен с входом повторителя, прямой и инверсный выходы которого соединены с первыми входами седьмого и второго элементов И соответственно, второй вход второго элемента И соединен с выходом элемента задержки и вторым входом седьмого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и счетным входом счетчика длины массива, группа разрядных выходов которого соединена с первой группой входов схемы сравнения, выход "Равно" которой соединен с вторым входом четвертого элемента И, выход которого соединен с Б-входом третьего триггера, прямой выход которого соединен с входом элемента задержки и вычитающим входом счетчика числа переданных байтов, инверсный вь 1 ход первого триггера соединен с первым входом пятого элемента И, второй вход которого соединен с выходом четвертого элемента ИЛИ, первый вход которого соединен с прямым выходом второго триггера, Я-вход которого соединен с входом задания режима передачи выделенной адресуемой информации устройства, к шине задания длины массива выделенной информации устройства подключены информационные входы счетчика длины массива, инверсный выход третьего триггера соединен с вторым входом первого элемента И, выход которого соединен со счетным входом счетчика адреса, первая группа разрядных выходов которого соединена с первой группой адресных входов преобразователя параллельного кода в последовательный, выходами адреса вводимого байта устройства и с второй группой входов схемы сравнения, вторая группа разрядных выходов счетчика адреса соединена с второй группой адресных входов преобразователя, с информационными входами дешифратора параллельного кода в последовательный и с группой входов четвертого элемен1282143 г Составитель А,Сиротскаяедактор С.Пекарь Техред В.Кадар Корректо ипен Тираж б 70ного комитета СС одписно осударственелам изобре сква, Ж,тений и открытиРаушская наб.,4/5 оизводственно-полиграфическое предприятие, г. Ужгород, ул. Проектна та И, выходы дешифратора соединеиы свходами записи разрядов регистра,при этом второй вход четвертого элемента ИЛИ соединен с входом заданиярежима работы устройства при вводеполного объема потока информации, выход второго элемента ИЛИ соединен с1 каз 7268/48ВНИИП11303 К-входом третьего триггера, второй вход шестого элемента И соединен с прямым выходом первого триггера а выход второго элемен-,Iта И является выходом приз 1- нака конца формирования адресуемого байта.1