Система передачи информации по электрическим сетям

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН,ГОСУДАРСТНЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) Авторское свидетельство СССР В 1164895, кл. Н 04 3 1/02, 1982.Авторское свидетельство СССР Р 692 100, кл. Н 04 В 3/54, 1979. 04 В 3/54 // Н 04 Э 1/02(54) СИСТЕМА ПЕРЕДАЧИ ИНФОРМАЦИИ ПОЭЛЕКТРИЧЕСКИМ СЕТЯМ(57) Изобретение относится к электросвязи, Цель изобретения " повьппениепомехозащищенности и пропускной способности системы. Система состоит иэпередающей стороны 1, приемной стороны 2, электрической сети 3, Передающая сторона 1 содержит задающий г-р 4,формирователь сигналов 5, у-ль мощности 6, блок подключения 7. Вновь введен блок фазовой манипуляции 8. Приемкая сторона 2 содержит входной сог1279076 ласующий блок 9 1-й синхронный детектор (СД) 10, 1-й интегратор 11., дешифратор 12, задающий г-р 13, блок 14 управления интегратором. Вновь введены (ш) СД 10 -10 (ш) интеграторов 11, -11 , блок 15 памяти,блок определения знака 16, эл-т И 17,два триггера 18 и 22, сумматор по модулюдва 19, распределитель импульсов 20,пороговый блок 21, блок выделениямакс, сигнала 23, ш блоков выделениямодуля сигнала 24 - 24 ,(-1 фа.зосдвигающих блоков 25 - 251 ил.Изобретение относится к электросвязи и может быть использовано всистемах передачи информации по электрическим сетям в тональном диапазонечастот,Цель изобретения - повышение помехозащищенности и пропускной способности системы,На чертеже приведена электрическаяструктурная схема системы передачиинформации по электрическим сетям,. Система передачи информации поэлектрическим сетям содержит переда"ющую сторону 1, приемную сторону 2,электрическую сеть 3; передающая сторона 1 содержит первый задающий генератор 4, формирователь 5 сигналов,усилитель 6 мощности, блок 7 подключения, блок 8 фазовой манипуляции,приемная сторона 2 содержит входнойсогласующий блок 9, первый синхронныйдетектор 10, шсинхронных детекторов 10 -10 , первый интегратор 11,шинтеграторов 11 -11 , дешиФратор12, второй задающии генератор 13,блок 14 управления интегратором, блок15 памяти, блок 16 определения знака,элемент И 17, первый триггер 18, сумматор 19 по модулю 2, распределитель20 импульсов, пороговый блок 21, второй триггер 22, блок 23 выделениямаксимального сигнала, ш блоков выделения модуля сигнала 24-24 ш фазосдвигающих блоков 25 -25.Система передачи информации поэлектрическим сетям работает следующимобразом.На передающей стороне 1 первый задающий генератор 4 непрерывно формирует несущую частоту, В соответствиис передаваемой информацией и строгосинхронно с периодом сети (что обеспечивается наличием синхрониэирующейсвязи) в формирователе 5 сигналов Формируется нужная кодовая комбинация(последовательность моделирУющих импульсов), а также управляющий сигнал,который появляется на втором выходеблока 5 на время передачи манипулированных по Фазе посылок,Этот управляющий сигнал воздейст"вует на блок 8 фазовой манипуляции,при наличии которого сигнал с первогозадающего генератора 4 инвертируется,т.е. его фаза меняется на Я радианотносительно исходного значения. Таким образом, сигнал с первого задающего генератора 4 подвергается в блоках 8 и 5 амплитудной и относительнойФазовой манипуляции, и требуемая кодовая комбинация, пройдя через усилитель б мощности и блок 7 подключенияк сети, вводится в электрическую сеть 3.На приемной стороне 2 второй зада-ющий генератор 13 Формирует ту жечастоту, что и первьй задающий генератор 4 на передающей стороне. Равенство частот обеспечивается синхрони-езацией двух генераторов от общей частоты сети. Сигнал второго задающегогенератора 13 поступает на управляющий вход синхронного детектора 10 ичерез Фазосдвигающие блоки 25 -2йна управляющие входы синхронных детекторов 10 -10 . Управляющие сигналысоседних синхройных детекторов сдвинуты по Фазе на угол П /ш радиан, гдеш - число каналов приемной стороны 2,Сигнал с выхода входного согласующегоблока 9, пройдя через синхронные детекторы 10 и 10-10, накапливается в интеграторах 11 и 11 - 11 в течение2 т заданного периода интегрирования, оп" ределяемого по условию отстройки от сетевых помех и равного целому числу периодов частоты сети. Требуемая длительность интегрирования формируется в блоке управления интегратором 14,1279076 Система передачи информации поэлектрическим сетям, содержащая на 5 передающей стороне первый задающийгенератор, а также последовательно соединенные формирователь сигналов, усилитель мощности, блок подключения, причем управляющий вход первого зада ющего генератора и управляющий входформирователя сигналов объединены и соединены с первым выходом электрической сети,а на приемной стороне последовательно соединенный входной согласующий блок, первый синхронный детектор, первый интегратор, а также дешифратор, второй задающий генератор, выход которого соединен с вторым входом первого синхронного детектора, а также блок управления интегратором, вход которого соединен с входом второго задающего генератора и вторым выходом электрической сети, третий выход которой соединен с входом вход ного согласующего блока, вход электрической сети соединен с выходом блока подключения, о т л и ч а ю щ а я с я тем, что, с целью повышения помехозащищенности и пропускной споСигнал на выходе приемного синхронного детектора пропорционален косинусу угла разности фаз входного и управляющего сигнала. Поэтому сигнал на выходе к -го инвертора (при К, равном 1,2 ш) пропорционален величине сов Ч -- ,К), где М- фазаЙш входного сигнала относительно сигналас второго задающего генератора 13.Для посылки с манипулированной фазойзнак сигнала на выходе интегратораизменяется на противоположный, таккак он пропорционален величинесоз 1 Х+ Ч - -(К)1, Таким образом, вЙшпределах одной кодовой комбинации при манипуляции фазы знаки отдельных посылок на выходе каждого интегратора меняются. Сигналы с интеграторов, пройдя через блоки выделения модуля сигнала 24,-24 , поступают в блок 23 выделения максимального сигнала, в котором сравниваются по абсолютной величине и на сигнальный выход блока 23 выделения максимального сигнала ,проходят с того канала, для которого разность фаз минимальна. Одновременно появляется управляющий сигнал на том из ш выходов номера канала блока 23, по которому пришел этот максимальный сигнал. Сигнал с выхода блока 23 поступает на вход порогового блока 21, уставка которого выбирается по усло вию отстройки от помех. При срабатывании порогового блока 21 через второй триггер 22 запускается и-разрядный распределитель 20 импульсов, число разрядов которого определяется числом возможных посылок сигнала в кодовой комбинации. Сигнал с первого разряда распределителя 20 импульсов(дает разрешение на запоминание номера канала в блоке 15 памяти, В этом блоке на выход пропускается сигнал с того из интеграторов, для которого есть управляющий сигнал с выхода блока 23. Блок 15 памяти остается в том же положении на время всей кодовой комбинации. Таким образом, на выходе. блока 15 памяти появляются последовательные посылки сигнала в соответствии с кодовой комбинацией, причемзнак сигнала отдельных посылок определяется относительной фазовой манипуляцией, Знак каждой посылки определяется в блоке 16 определения знака,с выхода которого сигнал поступает на один из входов элемента И 17 и на один из входов сумматора 19 по модулю 2, На второй вход элемента И 17поступает сигнал с первого разрядараспределителя 20 импульсов. Сигналс выхода элемента И 17, соответствующий знаку первой посылки, поступаетна 8-вход первого триггера 18, который запоминает знак первой посылки нана время кодовой комбинации. Выход 1 О первого триггера 18 соединен с вторымвходом сумматора 19 по модулю 2, навыходе которого появляется сигнал втом случае, если знак текущей посылкине совпадает со знаком первой посыл ки, Сигнал с выхода сумматора 19 помодулю 2 (элемента ИСКЛЮЧАЮЩЕЕ ИЛИ),сигналы с каждого из разрядов распре делителя 20 импульсов, а также сигналс выхода порогового блока 21 поступа ют на соответствующие входы дешифратора 12, Таким образом, на входахдешифратора 12 присутствует сигнал,для которого известен номер посылки,определяемый позицией распределителя20 импульсов и известна его фаза относительно фазы первой посылки. Этаинформация достаточна для расшифровки кодовой комбинации в дешифраторе 12.30 Формула изобретенияСоставитель А,ЛевитанскаяТехред И.Попович 1(орректор В.Бутяга Редактор А.Ворович Заказ 6855/59 Тираж 624ВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Подписное Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 5 12790766собности системь, на передающей сто- входы интеграторов объединены и соероне введен блок фазовой манипуляции, динены с выходом блока управления инпричем выход первого задающего гене- тегратором, вход которого соединен с ратора соединен с входом формировате- первым входом распределителя импульля сигналов через блок фазовой мани сов, выходы интеграторов соединены с пуляции, второй вход которого соеди- входами соответствующих блоков выденен с вторым выходом формирователя ления модуля сигнала, выходы которых сигналов, а на приемной стороне вве- соединены с соответствующими входами дены последовательно соединенные блок блока выделения максимального сигнала, памяти, блок определения знака, эле первый выход которого соединен с входом мент И, первый триггер, сумматор по порогового блока, выход которого соемодулю два, второй вход которого сое- динен с первым входом дешифратора динен с первым входом элемента И, а сигналов второго триггера, выход кото- также распределитель импульсов, поро- рого соединен с вторым входом распреговый блок, второй триггер, блок вы делителя импульсов второй вход деделения максимального сигнала, ш бло- шифратора соединен с выходом сумматоков выделения модуля сигнала, шра по модулю два, и выходов распредесинхронных детекторов, шинтеграто- лителя импульсов соединены соответстров, шфазосдвигдющих блоков, входы венно с п входами дешифратора, причем которых объединены и соединены с вы первый выход распределителя импульсов ходом второго задающего генератора, соединен с первым входом блока памяти первые входы шсинхронных детекто- и вторым входом элемента И, а последров объединены и соединены с первым ний выход распределителя импульсов входом первого синхронного детектора, соединен с вторыми входами первого и второй вход каждого из шсинхронно второго триггеров, первые ш входов го детектора соединен с выходом сост- блока памяти соединены с соответствуветствующего шфазосдвигающего бло- ющими ш выходами интеграторов, а втока, а выход каждого из шсинхронно- рые ш входов блока памяти соединены го детектора соединен с первым входом с соответствующими ш выходами блока соответствующего интегратора, вторые выделения максимального сигнала.г