Запоминающее устройство

СО 103 СОВЕТСКИХСОРИА ЛИСТИЧ ЕСН ИХРЕСПУБЛИН(54) ЗАПО (57) Изоб лительной пользован НЛЮЩЕЕ УСТРОЙСТВО тение относит ехнике и може я к вычисбыть исии большихпри изготовле и схем запоми интеграль ющих устГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ П.П.Урбанович681.327(088.8)Авторское свидетельство ССС209, кл. С 11 С 29/00, 1982тарское свидетельство СССР7176, кл. С 11 С 29/00, 198 ройств (БИС ЗУ) с произвольной выборкой. Цель изобретения - повышениеэффективной емкости устройства засчет сокращения числа дополнительныхэлементов памяти. В устройстве реализован алгоритм функционирования ЗУ,состоящий в том, что эайись (считывание) информации в первый 2 и второй 3 резервные накопители, представляющие резервный столбец и резервнуюстроку в БИС ЗУ, производится одновременно. В устройстве разрядные шины 16 основного матричного накопителя 1 соединены с числовыми шинами 15накопителя 3, что предъявляет жесткие требования к выработке управляющих сигналов. Для исключения взаим1252816 ного влияния элементов памяти накопИтелей 1 и 3 используется блокировкавыборки строк накопителя 1 посредством группы элементов И 5, элементов Изобретение относится к вычислительной технике и может быть использовано при изготовлении больших интегральных схем запоминающих устройств (БИС ЗУ) с произвольной Вы 5боркой,Цель изобретения - повышение эффективной емкости устройства.На чертеже изображена структурнаясхема запоминающего устройства. 10Запоминающее устройство содержитосновной матричный накопитель 1, первый 2 и второй 3 резервные накопители, числовые шины 4 накопителя 1,соедиенные с выходами элементов И 5, 15группы, одни из входов которых соединены с числовыми шинами 6 накопителя 2 и с выходами дешифратора 7адреса строк, имеющего Входы 8. Устройство содержит также основные 9, 20первый 10 и второй 11 резервные усилители записи и считывания, основной12, первый 13 и второй 14 резервныеформирователи сигналов записи и считывания, словарные числовые Шины 15 25накопителя 3, Разрядные шины 16 накопителя 1, разрядную шину 1) накопителя 2, разрядную шину 18 накопителя3, первый 19 и второй 20 триггеры,первый элемент И 21, выход 22 которо- З 0го подключен к одному из входов триггера 19, имеющего прямой выход 23,Устройство имеет вход 24 данных,вход 25 разрешения записи и вход 26выборки кристалла. Устройство такжесодержит первый 27 и второй 28 элементы задержки, имеющие соответственно выходы 29 и 30, второй 31 и третий 32 элементы И, элемент ИЛИ 33,имеющий выход 34, третий элемент И 4035, имеющий входы 36 и 37 и выход 38,первый сумматор 39 по модулю два,второй сумматор 40 по модулю два,имеющий выход 41, блок 42 вывода информаций, имеющий входы 43 и 44 и выход 45, дешифратор 46 адреса столбцов, имеющий входы 47 и выходы 48. 27 и 28 задержки, элементов И 31, 32и элемента ИЛИ 33. Эта блокировкаосуществляется после обращения к накопителю 1. 1 ил. Устройство работает следующим образом.В режиме записи информации на входы 8 и 47 дешифраторов 7 и 46 подаются соответственно коды адресов строки и столбца накопителя 1, в соответствии с которыми возбуждаются числовые шины 4 и 6 накопителей 1 и 2, а также числовая шина 15 накопителя 3 и разрядная шина 16 накопителя 1. На входы 24 и 26 устройства подаются входная информация, сигнал разрешения записи и сигнал выборки кристалла. Положим, что сигналы разрешения записи и выборки кристалла соответствуют уровню логической "1", Тогда на выходах элементов 27, 28 и 31-33 имеются сигналы логического "О". Обращение к накопителям 2 и 3 запрещено. В выбранный элемент памяти накопителя 1 происходит запись информации. Затем сигнал разрешения записи снимается, происходит считывание информации, хранящейся в опрашиваемом элементе памяти накопителя 1 и установление соответствия записываемой информации считываемой. Если обнаружено несоответствие, то на выходе 41 сумматора 40 единичный сигнал, который разрешает запись "1" в триггер 20, и она поступает на входы формирователей 13 и 14. Далее на выходе 29 элемента 27 задержки появляется управляющий сигнал, который через элементы И 31 и ИЛИ 33 поступает на входы формирователей 13 и 14, а также блокирует выбранную числовую шину 4. В выбранные элементы памяти накопителей 2 и 3 записывается "1", Если бит информации в элементе памяти накопителя 1 хранится правильно, то в соответствующие элементы памяти накопителей 2 и 3 записывается "0", Цикл записи закончен. Сигналы с входов 8,24-26 и 47 устройства снимаются.В режиме считывания необходимыйэлемент памяти накопителя 1 выбира 1252816ется так же, как и в режиме записи,На входе 26 устройства имеется нулевой сигнал. На выходе 23 триггера 19также 0", Производится считываниебита информации из опрашиваемогоэлемента памяти накопителя 1, которыйпоявляется на выходах усилителей 9.Далее на вьгходе 30 элемента 28 задержки появляется единичный сигнал,который разрешает считывание инфор Омации из накопителей 2 и 3 и запрещает через элемент И 5 обращение кэлементу памяти накопителя 1. Считанные из накопителей 2 и 3 биты информации (назовем их проверочными) с 15выходов усилителей 10 и 11 поступают на входы элемента И 36. Если информация считывается из дефектного(отказавшего) элемента памяти накопителя 1, то на выходе 38 элемента 20И 35 единичный сигнал, который в сумматоре 39 инвертирует неправильныйбит, считанный из накопителя 1. Этотбит информации через блок 42 выводаинформации, управляемый при этом 25единичным сигналом на его входе 44,поступает на выход 45, Если информация считывается из исправного элемента памяти, то она проходит на выход устройства без изменений, по- З 0скольку на выходе 38 элемента И 350 Формула изобретения35Запоминающее устройство, содержащее основные и первый резервный усилители записи и считывания, дешифратор адреса столбцов, дешифратор адреса строк, основной и первый ре зервный формирователи сигналов записи и считывания, первые элемент И и триггер, блок вывода информации, основной матричный накопитель, разрядные шины которых соединены соот ветственно с одними из информационных входов основных и первого резервного усилителей записи и считывания, первые выходы и другие информационные входы которых подключены 50 соответственно к первым входам и выходам основного и первого резервного формирователей сигналов записи и считывания, второй, третий и четвертый входы основного формирователя сигналов записи и считывания являются соответственно входами данных,разрешения записи и выборки кристалла устройства, адресные входы основных усилителей записи и ечитывания соединены с выходами дешифратора адреса столбцов, выходы которого являются одними из адресных входов устройства, числовые шины первого резервного накопителя соединены с выходами дешифратора адреса строк, входы которого являются другими адресными входами устройства, входы первого элемента И подключены к входам разрешения записи и выборки кристалла устройства, выход соединен с входом установки в "1" первого триггера, вход установки в "О" которого соединен с входом выборки кристалла устройства, прямой выход первого триггера соединен с вторым входом первого резервного формирователя сигналов записи и считывания, а инверсный выход - с управляющим входом блока вывода информации, выход которого является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения эффективной емкости, в него введены вторые резервные накопитель, усилитель записи и считывания и формирователь сигналов записи и считывания, первый и второй сумматоры по модулю два, второй триггер, первый и второй элементы задержки, элемент ИЛИ, элементы И с второго по четвертый и группа элементов И, причем входы первого и второго элементов задержки соединены с входом выборки кристалла устройства, а выходы - с одними из входов второго и третьего элементов И, другие входы которых подключены к прямому вьгходу первого триггера, а выходы соединены с входами элемента ИЛИ, выход которого подключен к третьему входу первого резервного формирователя сигналов записи и считывания и к первым входам элементов И группы, вторые входы которых подключены к соответствующим числовым шинам первого резервного накопителя, а выходы - к числовым шинам основного матричного накопителя, выход второго резервного формирователя сигналов записи подключен к входу второго резервного усилителя записи и считывания, один4 из выходов которого соединен с первыми входами второго резервного формирователя сигналов записи и считывания и четвертого элемента И, другой выход - с разрядной шиной второго ре1252816 1 О Составитель В.РудаковТехред О.Сопко Корректор Е.Сирохман Редактор О,Головач Заказ 4625/51 Тираж 543 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г.ужгород, ул.Проектная, 4 зервного накопителя, числовые шиныксторого соединены с разрядными шинами основного матричного накопителяи вторыми выходами основных усилителей записи и считывания, первые выходы которых подключены к первымвходам первого и второго сумматоровпо модулю два соответственно, вторыевходы которых соединены соответственно с выходом четвертого элемента И и входом данных устройства, авыходы подключены к информационномувходу блока вывода информации и одному иэ входов второго триггера, другие входы которого соединены с выходом первого элемента задержки и входом выбора кристалла устройства, прямой выход второго триггера подключенк четвертому входу первого резервного формирователя сигналов записи исчитывания, первый вход которого соединен с вторым входом четвертогоэлемента И, второй, третий и четвертый входы второго резервного формирователя сигналов записи и считывания подключены соответственно к прямым выходам триггеров и выходу элемента ИЛИ,