Частотный дискриминатор

СООЗ ССЕЕТСКИКСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК 19 г ЕЕННЫЙ КОМИТЕТ СССР ЗОБРЕТЕНИЙ И ОТКРЫТИЙ ГОСУД АРС ПО ДЕЛА ЗОБРЕТЕНДЕТЕЛЬСТВУ ОПИС ОБКОМУ СВИ К ойство 5,2, эле 6. Вход 4аевс ельство СССР 13/00, 1976. ьство СССР 23/02, 1979.(57) Изобретение относится к измерительной технике. Может быть использовано для быстрого измерения отклонения частоты от номинального значения. Цель изобретения заключается вповышении разрешающей способности ичувствительности при измерении знакопеременных частот относительно номинальной частоты, Для достижения целив устройство, состоящее из измерителя периода 1, регистра 2, сумматора9 с выходом 10, цифроаналоговых преобразователей 7, 8, введены регистрконстанты 4, арифметический блок(21).3774742/24-21 (22) 24.07.84 (46) 30,06.86. Бюл. (72) Н.И.Лукинов и Ю (53) 621.317 (088.8) (56). Авторское свиде В 484620, кл. Н 03 0Авторское свидете В 690404, кл. С 01 К постоянное запоминающее устрдве группы элементов И 11, 1мент НЕ 13, элемент задержкиные клеммы устройства обозначены 14-16. Измеритель периода 1 содержит , формирователи 17, 22, 25, элементы И 18, 23, 24, 30, 31, делитель частоты .19, триггер 20, генератор опорной частоты 21, элементы задержки .26, 29, счетчики 27, 28, элемент ИЛИ 32, Устройство позволяет путем программирования информации в ячейках постоянной. памяти устанавливать требуемую крутизну дискриминационной характеристики. Это позволяет увеличить чувствительность преобразования при соответствующем выборе частоты Г опорюного генератора. Раздельная запись . информации в ячейках постоянной памяти для положительных и отрицатель-. ных значений частот. позволяет осуществлять измерение знакопеременных частот относительно номинальной частоты, величина которой задается кодом в регистре константы. 2 ил.5 16 15 20 25 Изобретение относится к измерительной технике и может быть использовано для быстрого измерения отклонения частоты от номинального значения.Цель изобретения - повышение разрешающей способности и чувствительности при измерении знакопеременных частот относительно номинальной частоты за счет управления крутизной дискриминационной характеристики.На чертеже приведена функциональная схема частотного дискриминатора.Частотный дискриминатор содержит измеритель 1 периода, регистр 2, арифметический блок 3, регистр 4 кон- станты, постоянное запоминающее устройство (ПЗУ) 5, элемент 6. задержки, первый и второй цифроаналоговые преобразователи 7 и 8, сумматор 9 с выходом 10, первая и вторая группы элементов И 11 и 12, элемент НЕ 13 и входные клеммы 14 - 16.Измеритель 1 периода содержит формирователь 17, элемент И 18, делитель 19 частоты, триггер 20, генератор 21 опорной частоты, формирователь 22, элементы И 23 и 24, формирователь 25, элемент 26 задержки, счетчики 27 и 28, элемент 29 задержки, элементы И 30 и 31 и элемент ИЛИ 32В частотном дискриминаторе последовательно соединены измеритель 1 периода, регистр 2, выход которого соединен с первым входом арифметического блока 3, второй вход которого соединен с выходом регистра 4 константы, а кодовые выходы - с адресными входами постоянного запоминающего устройства 5. Выход знакового разряда арифметического блока 3 соединен со старшим разрядом адресного входа постоянного запоминающего устройства 5 и с входом элемента 6 задержки. Выходы постоянного запоминающего устройстю соединены с первыми входами группы элементов И 11 и 12, вторые входы первой из которых через элемент НЕ 13, вторые входы второй из кот орых непосредственно соединены с выходом элемента 6 задержки, а выходы - с информационными входами соответственно первого 7 и второго 8 цифроаналоговых преобразователей, вспомогательные входы которых соединены с источниками эталонного напряжения соответственно положительной и отрицательной полярности. Выходы/цифроаналоговых преобразователей через сумматор 9 соединены с выходной клеммой 10 частотного дискриминатора.В измерителе 1 периода вход формирователя 17 .соединен с входом 16 устройства, первый вход элемента И 18 соединен с выходом формирователя 17, а второй - с входной клеммой 14 устройства, счетный вход делителя 19 частоты соединен с выходом элемента И 18, а его установочный вход - с входной клеммой 15 устройства, счетный вход триггера 20 соединен с выходом делителя 19 частоты, а его прямой и инверсный выходы - с входами формирователей 22 и 25 и с первыми входами соответственно элементов И 23 и 24, вторые входы которых соединены с выходом опорного генератора 21, а выходы - с входами соответственно счетчиков 27 и 28, выходы формирователей 22 и 25 соединены через элементы 26 и 29 задержки с установочными входами счетчиков 27 и 28 и с входами элементов И 30 и 31, выходы которых соединены через элементы ИЛИ 32 с выходом измерителя 1 периода, выходы счетчиков 27 и 28 соединены с вторыми входами элементов И 30 и 31.Частотный дискриминатор работает следующим образом.До начала работы в ПЗУ 5 должна быть записана двоичная информация отдельно для положительных и отрица" тельных значений выходного напряжения. В ячейки постоянной памяти необходимо записать Р-разрядные двоичные числа, отделяющие крутизну измерителя и диапазон измеряемых знакопеременных частот.Перед началом работы на клемму 15 устройства поступает импульсный сигнал, осуществляющий установку делителя 19 в исходное состояние. Начало работы определяется подачей на клемму 14 устройства разрешающего потенциала, поступающего на второй вход элемента И 18. Входной сигнал неизвестной частоты 2, пройдя входнойформирователь 17 и открытый элементИ 18, поступает на счетный вход делителя 19, коэффициент деления Ккоторого определяет разрешающую способность измерителя. Формирователь 17обеспечивает выработку коротких импульсов в моменты пересечения амплитуды входного гармонического сигнала нулевого уровня, поэтому на его выходе формируются импульсы с частотой следования 2 Е. С выхода делителя 19 на счетный вход триггера 20 поступают импульсы с частотой следования 5 2 Г/К. Быстродействующий триггер 20 формирует прямоугольные импульсы длительностью, равной периоду следования импульсов на его входе (Т=К/2 Е). Прямоугольные импульсы положительВной полярности с прямого и инверсного выходов триггера 20 поочередно поступают на входы элементов И 23 и 24 и формирователей 22 и 25 коротких импульсов., соответственно. Элементы И 15 23 и 24 под действием прямоугольных импульсов поочередно пропускают на входы счетчиков 27 и. 28 импульсы высокой частоты Й, опорного генератора 21. Р-разрядные двоичные коды М = 2 О =КГ /2 К, соответствующие числу прошедших через элементы И импульсов частоты йо, с выходов элементов И 30 и 31 считываются короткими импульсами формирователей 22 и 25, выраба тываемыми по концу прямоугольных импульсов триггера 20, и через элементы ИЛИ 32 поступают на вход регистра 2. После каждого считывания кодов.с задержкой, определяемой элемен- ЗО тами 26 и 29, осуществляется уста-. новка счетчиков 27 и 28 в исходное состояние. Таким образом, счетчик 27 обеспечивает измерение длительности .периода входного сигнала с не 35 четными номерами, а счетчик 28 с четными, На первые вход арифметического блока 3 с выхода регистра 2 поступают коды Мт с темпом, равным К/2 Г. На второй вход арифметического блока поступает неизменный код Ис выхода регистра 4 константы. Числовое значение кода Б =КГ /2 ЕИ определяется значениями опорной частоты Г, номинальной частоты входных сигналов Й и коэффициентом деления К.Арифметический блок 3 осуществляет вычитание значений кодов И -Ит оп причем при К ) Г на его выходенформируются отрицательные числа - -И,а при 1 ( Г н - положительные числа.+И . Разностные числа со знаком (1 И с выхода арифметического блока 3 поступают на адресные входы .55 ПЗУ 5 и определяют номера ячеек, из которых считываются коды числовых значений выходного напряжения - Ир,которые поступают на входы групп элементов И 11 и 12, Сигналы знакового разряда арифметического блока 3 определяет ту область постоянной памяти, из которой необходимо считать информацию, При отрицательном знаке, что соответствует положительным значениям входной частоты относительно Г, адреса ячеек однозначно соответствуют кодам И , при положительном знаке, что соответствует отрицательным значениям входной частоты, адреса ячеек соответствуют значениям кодов И, увеличенным на величину М = 2 , где .Ь - номер старщего разряда, Кроме того, сигнал знакового разряда через элемент б задержки управляет пропусканием кодов И через элемент НЕ 13 группой элементов И 11 на входы первого цифроаналогового преобразователя 7 (при положительном знаке)илинепосредственно группойэлементов И 12 навходы вто- . рого цифроаналовогопреобразователя 8 (при отрицательномзнаке).Таким образом на выходах цифроаналоговых преобразователей 7 и 8, а следовательно, и на выходе сумматора 9 формируется знакопеременное напряжение,однозначно соответствующее измеренным значениям частоты входного сигнала.Предлагаемый дискриминатор позволяет путем программирования информации в ячейках постоянной памяти устанавливать требуемую крутизну дискриминационной характеристики, .что увеличивает чувствительность преобразования при соответствующем выборе частоты 1 опорного генератоора. Кроме того, раздельная запись информации в ячейках постоянной памяти для положительных и отрицательных значений частот позволяет осуществлять измерение знакопеременных частот относительно номинальной частоты, величина которой задается кодом в регистре константы.Формула из обретенияЧастотный дискриминатор, содержащий последовательно соединенные измеритель периода и регистр, а также сумматор, выход которого является выходом устройства, а входы соединены с выходами первого и второго цифроаналоговых преобразователей, о т -1241142 Составитель В.НовоселовРедактор А.Лежнина Техред О.Сопко Корректор Т.Колб Заказ 3483/39 Тираж 728 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж"35, Раушская наб., д. 4/5Ъ,Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4. л и ч а ю щ и й с я тем, что, с . целью повышения разрешающей способности и чувствительности, в него вве дены регистр константы, арифметический блок, постоянное запоминающее устройство, две группы элементов И, . элемент НЕ, элемент задержки, причем выход регистра соединен. с первым входом ариФметического блока, 1 О второй вход которого соединен с выходом регистра константы, выходы ко-торого соединены с адресными входами постоянного запоминающего устройства, выход знакового разряда арифметического блока соединен со старшим разрядом адресного входа постоянного запоминающего устройства и с входомэлемента задержки, выходы постоянного запоминающего устройства соединены с первыми входами групп элементов И, вторые входы первой из которых через элемент НЕ и вторые входывторой из которых непосредственносоединены с выходом элемента задержки, а выходы групп элементов И соединены с информационными входами соответственно первого и второго цифроаналоговых преобразователей, вспомогательные входы которых соединеныс источниками эталонного напряжениясоответственно положительной и отрицательной полярности.