Устройство тактовой синхронизации

техник овысить ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ 349665924-09 О.10.82 07.06,86. Бюл И.Н.Титова, В Парижский и 1 О. 621.394.662 ( Авторское сви 0676, кл. Н 04 Авторское свиде 6779, кл. Н 04 вторское свиде 1107, кл. Н 04) Изобретение относитсяэи. Цель изобретения - и 4 Л 3/06, Н 04 1, У/02 помехоустойчигость. устройство содержит коммутатор 1 источников кодовых посылок, фазовый дискриминатор 2, интегратор 3, пороговый блок (ПБ) 4, управляемый счетчик-делитель 5, коммутатор б тактовых импульсов, блок памяти (БП) У, задающий генератор 8, эталонный счетчик-делитель 9, сумматор (С) О, БП 1 фазы тактовых импульсов и дешифратор 12 адреса. В системах кодовых импульсов, данное устройство осуществляет подстройку фазы тактовых импульсов по кодовым информационным посылкам, поступающим на вход устройства из канала связи. Цель достигается введением интегра- ф тора 3, ПБ 4, БП У, 11 и С 10. 1 ил.Изобретение относится к техникесвязи для .передачи и приема дискретных сообщений, предназначено дляподстройки Фазы тактовых импульсонпо кодовым информационным посылкам,поступающим на вход устройства изканала связи, и может быть применено н системах с жестко установленнойдлительностью кодовых посылок, равнойпериоду следования кодовых импульсов,Целью изобретения является повышение помехоустойчивости,На чертежс представлена структурная электрическая схема устройстватактовой синхронизации.Устройство тактовой синхронизациисодержит коммутатор 1 источниковкодовых посылок разовый дискриминатор 2, интегратор 3, пороговый блокч, управляемый счетчик-делитель 5,коммутатор 6 тактовых импульсов.блок 7 памяти, задающий генератор 8,эталонный счетчик-делитель 9, сумматор 10, блок 11 памяти фазы тактовых импульсов и дешифратор 12 адреса,Устройство тактовой синхронизации работает следующим .образом.1При установке на входе сигнала"Номер источника кодовых посылокопределенного -го номера источникакодовых посылок дешифратор 12 ацреса форминует адресныи сигнал который поступает на адресные входы бло"ков 7 и 11 памяти н устанавливаеткоммутатор 1 н состояние пропускания сигнала от х-го источника кодовьгх посылок. На входе сигнала управления прч этом устанавливается сигнал, открывающий коммутатор 6 на пропускание импульсов от управляемогосчетчика-делителя 5 Сигнал от задающего генератора 8 поступает насчетные входы эталонного и управляемого счетчиков-делителей 9 и 5,причем эталонный счетчик-делитель9 настроен на номинальный коэффициент деления Кр, считает импульсызадающего генератора 8 циклическиот О До Кр, пРи пРОхожДеиии чеРез Овырабатывает сигнал на своем импульсном выходе, а управляемый счетчикделитель 5 работает в режиме отрицательного счета, считая импульсызадающего генератора 8 от Кр (илидругого, устанавливаемого на негокоэффициента К) до О. В нулевом состоянии управляемый счетчик-делитель5 вырабатывает импульс, проходящий40 45 50 5 10 15 20 25 30 35 через коммутатор 6, являющийся выходным сигналом устройства и поступающий также на управляющий вход Фа" зового дискриминатора 2, на информационный вход которого поступает сигнал О т -го источника кодовых посылок, прошедший через коммутатор 1. Фазовый дискриминатор 2 вырабатывает сигнал разности фаз, находящийся в прямой зависимости от интервала времени между тактовым импульсом и границей кодовой посылки. Сигнал разности Фаз накапливается в интеграторе 3 и н конце каждого такта сравнивается с заданными порогами в поро-. говом блоке ч, выходной сигнал которого поступает на управляющий вход управляемого счетчика-делителя 5. Если содержимое интегратора 3 не превышает заданных порогов, на управляемый счетчик-делитель 5 устананлинается номинальный коэффициент де- лениЯ Кр и Длина очеРеДного такта является номинальной, В случае, если . границы кодовых посылок опережают тактовые импульсы и сигнал положительной разности фаз накапливается в интеграторе 3 до величины, превышающей положительный порог на управляемый счетчик-делитель 5 устанавливается уменьшенный коэффициент деления, например Кр - 1, и очередной такт укорачивается на один интервал импульсов задающего генератора 8, Оцновременно сигнал порогового блока ч в случае превьппения порога сбрасывает интегратор 3 в нулевое состояние, после чего накопление сигнала возможной разности фаз н иьтеграторе 3 начинается сначала, Аналогичным образом устройство работает при отставании границ кодовых посы,пок от тактовых импульсов. В этом случае при превышении содержимым интегратора 3 отрицательного порога на упранляемый счетчик-делитель 5 устанавливается увеличенный коэффициент деления, например Кр + 1, и очередной такт удлиняется на Один интервал импульсов задающего генератора 8, Так происходит приближение тактовых импульсов к границам кодовых посылок 1.-го источника, При этом фаза тактовых импульсов для-го источника кодовых посылок определяется состоянием Ф; эталонного счетчика-делителя н момент возникновения тактовых импульсов.полняются сигналами, характеризующими состояние интегратора 3 и фазу управляемого счетчика-делителя 5 на момент окончания работы с соответ ствующим источником кодовых посылок.При возобновлении работы с 1-м источником кодовых посылок на входе дешифратора 12 адреса формируется код -го источника аналогично изло женному, а на адресных входах коммутатора 1 и блоков 7 и 11 памяти устанавливается 1.-й адрес. На входе сигнала управления синхронно с тактовым импульсом, поступающим от эталонного счетчика-делителя 9, формируется сигнал, переводящий блоки 7 и 11 памяти в режим считывания. При этом на интегратор 3 поступает сигнал иэ блока 7 памяти и интегратор 3 уста навливается в состояние, в котором он находился в момент окончания работы с 1-м источником кодовых посыПри.окончании работы с .-м источником кодовых посылок на входе сигнала управления синхронно с очередным тактовым импульсом формируется сигнал, управляющий записью в блоки 7 и 11 памяти. ПРи этом в -ю ячейку блока 7 памяти записывается содержимое интегратора 3 на момент окончания работы, а в -ю ячейку блока 11 памяти записывается число, равное сумме Ф; + К , поступающеер Фс сумматора 10, на входы которого поступают соответствующие спагаемые от эталонного счетчика-делителя 9 и входа сигнала "Номинальный коэффициент деления".Одновременно сигнал управления переключает коммутатор б на пропускание импульсов от эталонного счетчика-делителя 9. При этом очередной тактовый импульс на выходе устройства формируется через интервал, необходимый эталонному счетчику- делителю 9 для просчета импульсов задающего генератора 8 от состояния Ф; до состояния К, т.е. через интервал, равный К - Ф; интервалов импульсов задающего генератора 8. Последующие тактовые импульсы формируются на выходе устройства эталонным счетчиком делителем 9 точно через номинальные интервалы времени.Постепенно, по мере работы с раз. личными источниками кодовых посылок все ячейки блоков 7 и 11 памяти за 102035 лок, а сигнал из блока 1 памяти поступает на управляемый счетчик- делитель 5 и последний устанавливает. ся в состояние Ф; + КОдновременно коммутатор б переключается в состояние пропускания сигнала от управляемого счетчика- делителя 5. При этом очередной тактовый импульс на выходе устройства сформируется через интервал, равный ф+ Ко интервалов импульсов задающего генератора 8.Сравнивая указанный тактовый интервал с интервалом, который был сформирован сразу после окончания работы с 1-м источником кодовых посылок, видно, что фаза тактовых импульсов для 1-го,источника кодовых посылок не изменилась, что дает возможность работать с ним без допол- . нительного времени на подстройку, т.е. не требует какого-либо времени адаптации при переключении источников кодовых посылок, Предлагаемое устройство в каждом цикле работы при смене источников кодовых посылок позволяет принимать сообщения без потери информации, т.е. повышает скорость передачи сообщений.формула из о бре тен ияУстройство тактовой синхронизации содержащее последовательно соединенные коммутатор источников кодовых посылок, к адресному входу которого подключен выход дешифратора адреса, и фазовый дискриминатор, к управляющему входу которого подключен выход коммутатора тактовых импульсов, к одному из входов которого подключен выход задающего генератора через упарвляемый счетчик-делитель, а также эталонный счетчик- делитель, о т л и ч а ю щ е е с я тем, что, с целью повышения помехоустойчивости, в него введены последовательно соединенные интегратор и пороговый блок, выход которого подключен к входу "Нулевое состояние" интегратора, последовательно соединенные сумматор и блок памяти фазы тактовых импульсов, а также блок памяти, при этом выход дешифратора адреса подключен к объединенным адресным входам блока памяти и бло - ка памяти фазы тактовых импульсов, объединенные управляющие входы ко1236619 1Составитель В.Евдокимова Редактор А.Ворович Техред Л,Сердюкова КорректорЕ.Рошко Заказ 3099/59 Тираж 624 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-полиграфическое предприятие, г. Ужгород, ул. Проектная, 4 торых и управляющий вход коммутатора тактовых импульсов являются входом сигнала управления, выход задающего генератора через эталонный счетчик-делитель подключен к другомувходу коммутатора тактовых импульсови к первому входу сумматора, второйвход которого является входом сигнала "Номинальный коэффициент деления", Овыход блока памяти фазы тактовыхимпульсов подключен к соответствующему входу управляемого счетчика- делителя, к управляющему входу кото рого подключен выход порогового бло, ка, вход которого объединен с соответствующим входом блока памяти, выход которого подключен к одному из входов интегратора, к другому входу которого подключен выход фазового дискриминатора, вход дешифратора ад-,. реса является входом сигнала "Номер11источника кодовых посылок