Устройство для вычисления разности фаз сигнала с относительной фазовой манипуляцией

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК СР РЫТИЙРЕТЕН ЕТЕПЬСТВ ЦС8 и 12,15,00 ЦЬ ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТН ОПИСАНИ АВТОРСКОМУ(46) 15.04.86. Бюл, У 14 (7 1) Одесский электротехнический институт связи им. А.С. Попова (72) В.А. Балашов, В.Е. Кошевой и П.Я. Нудельман(56) Авторское свидетельство СССР У 733117, кл. Н 04 1, 27/22, 1977,Авторское свидетельство СССР У 363986, кл. С 06 С 7/14, 1971. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ РАЗНОСТИ ФАЗ СИГНАЛОВ С ОТНОСИТЕЛЬНОЙ ФАЗОВОЙ МАНИПУЛЯЦИЕЙ 8012248 7/14; Н 04 1, 27/22(57) Изобретение относится к технике связи и м.б. использовано в системах передачи данных. Повышаетсябыстродействие. Устройство содерживходные коммутаторы 1 и 3, счетчик2 тактовых импульсов (СТИ), дешифратор 4, цифровые селекторы (ЦС)5 и 9, сумматоры 6,10,11 и 14, инвертор 7, преобразователи кода 8и 12, оперативные запоминающие блоки (ОЗБ) 13 и 15. Цель достигаетсявведением коммутаторов 1 и 3,5 и 9, преобразователей кодасумматоров 11 и 14, ОЗБ 13 идешифратора СТИ 2, 2 ил.122481Изобретение относится к технике , связи и может быть использовано в системах передачи данных.Целью изобретения является повышение быстродействия.5На фиг.1 изображена структурная электрическая схемапредлагаемого устройства; нафиг,2-временные диаграммыУстройство для вычисления разности фаз сигналов с относительной фазовой манипуляцией содержит первый входной коммутатор 1, счетчик 2 тактовых импульсов, второй входной коммутатор 3, дешифратор 4, первый цифровой селектор 5, первый сумматор 6, инвертор 7, первый преобразователь 8 кода, второй цифровой селектор 9, второй сумматор 10,третий сумматор 11, второй преобразователь 12 кода, первый оперативный запоминающий блок 13, четвертый сумматор 14 и второй оперативный запоминающий блок 15.Устройство работает следующим образом.На входы устройства поступают сигналы в л -разрядном дополнительном коде, например 12-разрядном.Входные сигналы 5 (фиг.2 а) и 5 поступают в параллельном коде на информационные входы входных ком 30 мутаторов 1 и 3, Выходным сигналом счетчика 2 тактовых импульсов, на который подается тактовая частота(фиг,2 б), поступающим на управляющие тактовые входы входных коммутаторов 1 и 3, коммутируются ин 35формационные входы, на которые поданы младшие разряды соответственновеличин 5 и 5, причем выходнойсигнал входного коммутатора 1 подается на вторые управляющие входы40цифровых селекторов 5 и 9, а выходной сигнал входного коммутатора 3 -на их первые управляющие входы.На третий и четвертый информаци"онные входы устройства поступают1сигналы КиНа третий информационный входцифрового селектора 5 поступаетсигнал У 0, а на первый и пятый информационные входы - соответственновеличины У, и Х, сформированныес помощьюинвертора 7 и сумматора 10.На пятый и третий информационныевходы цифровога селектора 9 поступают входные сигналы 1, исоответственно, а на четвертый информационный вход - сформированныйс помощью сумматора 6 сигнал М ф ,. 08 3В зависимости от состояния вторых тактовых входов в цифровых селекторах 5 и 9, на которые подаются величины, на их выходах коммутируются сигналы; 00; 10; 01; 1 1,С выходов цифровых селекторов 5 и 9 полученные величины через преобразователи 8 и 12 кода и сумматоры 11 и 14 соответственно поступают на входы оперативных запоминающих блоков 13 и 15, предварительно очищенных импульсом частотой 1, (фиг.2 в) где хранятся до следующего такта.С приходом следующего тактового импульса счетчика 2 тактовых импульсов на тактовые входы входных коммутаторов 1 и 3 выходы последних скоммутируют вторые информационные входы на которые поданы вторые раэ. ряды.Аналогичным образом, как и на предыдущем такте, в зависимости от состояния входов цифровых селекторов 5 и 9 они скоммутируют на выход соответствующие входы. Полученные результаты через преобразователи 8 и 12 кода снова поступают на входы сумматоров 11 и 14, а на первые входы последних подается сдвинутый на один разряд результат, хранившийся в оперативных запоминающих блоках 13 и 15 после предыдущего такта. Полученная сумма снова запоминается и хранится в оперативных запоминающих блоках 13 и 15 до следующего такта.Аналогичным образом устройство работает в течение 11 тактов (во время обработки 11 разрядов). Процесс работы устройства на 12-м такте должен заключать в себе сменузнака величин, поступающих с цифровых селекторов 5 и 9 на сумматоры11 и 14.12-й тактовый импульс обеспечивает прохождение на входы входных коммутаторов 1 и 3 12-х знаковых разрядов и подключает дешифратор 4.Сигналы с выходов входных коммутаторов 1 и 3 подаются на входыцифровых селекторов 5 и 9, обеспечивая коммутацию соответствующих входов на один из входов преобразователей 8 и 12 кода.На вторые входы преобразователей8 и 12 кода поступает сигнал с выхода дешифратора 4, обеспечивающийсмену знака обрабатываемых величинв преобразователях 8 и 12 кода. Свыхода последних сигналы поступают на первые входы сумматоров 11 и 14, на вторые входы которых подаются сдвинутые на один разряд результаты предыдущих суммирований. Полученные результаты снова запиСываются сигналом частоты , в оперативные запоминающие блоки 13 и 15, и на выходах устройства появляются результаты 5(фиг.2 г) и 5 , После этого сигналом частоты 1, очищается память оперативных запоминающих блоков 13 и 15 и устройство снова готово к работе.Формула изобретенияУстройство для вычисления разности фаз сигналов с относительной фазовой манипуляцией, содержащее первый сумматор, инвертор, выход которо го соединен с первым входом второго сумматора, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены первый и второй входные коммутаторы, первый и второй цифровые селекторы, первый и второй преобразователи кода, третий .и четвертый сумматоры, первый и второй оперативные запоминающие блоки, дешифратор и счетчик тактовых импульсов, выход которого соединен с входом дешифратора, тактовыми входами первого и второго входных коммутаторов соответственно, выход последнего подключен к первым входам первого и второго цифровых селекторов соответственно второй вход последнего подключен к выходу первого входного коммутатора и второму 224808 4входу первого цифрового селектора,третий вход которого соединен свторым входом второго сумматора,первым входом первого сумматора итретьим входом второго цифровогоселектора, четвертый вход которогосоединен с выходом первого сумматора, второй вхоц которого соединен спятым входом второго цифрового селектора и с входом инвертора, выходкоторого соединен с четвертым входом первого цифрового селектора,пятый вход которого подключен к выходу второго сумматора, при этомвыходы первого и второго цифровыхселекторов соединены с первыми входами соответственно первого и второго преобразователей кода, выходыкоторых подключены к первым входам2 О соответственно третьего и четвертого сумматоров, выходы которых соединены с входами соответственно первого и второго оперативных запоминающих блоков, выходы которых под 2 ключены к вторым входам соответственно третьего и четвертого сумматоров, а выход дешифратора соединенс вторыми входами первого и второго,преобразователей кода, информационные входы первого и второго входныхкоммутаторов, первый и второй входыпервого сумматора являются соответственно первым, вторым, четвертым и третьим информационными входами устройства, тактовым входом которого является вход счетчика тактовых импульсов, а первым и вторымвыходами устройства являются выходы соответственно первого и второгооперативных запоминающих блоков,1224808 Составитель О, ГеллерЛежнина Техред Б.Боикало Корректор М. Пожо Производственно-полиграФическое предприятие г, Ужгород, ул. П ктна едакторакаэ 195 ТиражБНИИПИ Государпо делам изо13035, Москва,ственного ко бретений и о Ж, Раущск Подписноеитета СССРкрытийя наб., д,