Устройство для вычисления модуля комплексного числа

,С 06 Р 7 /38 ОПИСАНИЕ ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(56) 1. Авторское свидетельство СССР В 1001085, кл. С 06 Г 7/38, 1981 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ ВЬИИСЛЕНИЯ МОДУЛЯ КОМПЛЕКСНОГО ЧИСЛА по авт. св. У 1001085, о т л и ч а ю щ е ес я тем, что, с целью повышения достоверности работы, в него введены первый и второй регистры контрольных разрядов, второй коммутатор и блок свертки по модулю три, причем входы контрольных разрядов действительной и мнимой части комплексного числа устройства соединены с входами первого и второго регистров контрольныхразрядов соответственно, выходы двухмладших разрядов первого и второгорегистров соединены соответственнос первым и вторым информационнымивходами второго коммутатора, информа.ционные выходы которого соединены спервым и вторым входами блока свертки по модулю три, выход знаковогоразряда первого сумматора соединенс управляющим входом второго коммутатора, информационные выходы первого коммутатора соединены с первойгруппой входов блока свертки по модулю три, выходы первого и второгорегистров контрольных разрядов соединены с второй группой входов блокасвертки по модулю три, выход которого является контрольным выходом устройства.1104Изобретение относится к вычислительной технике.По основному авт,св, У 1001085 известно устройство для вычисления модуля комплексного числа, содержащее регистры, сумматоры и первый коммутатор, причем входы разрядов первого и второго регистров подключены к информационным входам устройства соответственно, прямые выходы 1 О разрядов первого регистра подключены к первой группе входов первого сумматора соответственно, инверсные выходы второго регистра подключены к второй группе входов первого сумма тора соответственно, прямой и инверсный вьжоды знакового разряда которого подключены к управляющему входупервого коммутатора, первая группа входов второго сумматора подключена 20 к прямым, выходам разрядов первого регистра соответственно О 1-2) старших разрядов которого подключены к первой группе входов третьего сумматора соответственно, вторая группа 25 входов которого подключена к прямым выходам разрядов второго регистра соответственно, прямые выходы (й) старших разрядов которого подключены к второй группе входов второго сум- З 0 матора соответственно, выходы разрядов второго и третьего сумматоров подключены к первой и второй группам информационных входов первого коммутатора соответственно, выходы которо-г. 35 го подключены к выходам устройства Я.Недостатком известного устройства является низкая достоверность функционирования, так как устройство осуществляет вычисление модуля комп 40 лексного числа без контроля.Цель изобретения - повышение достоверности работы устройства.Поставленная цель достигается тем, что в устройство для вычисления модуля комплексного числа введены первый и второй регистры контрольных разрядов, второй коммутатор и блок свертки по модулю три, причем входы контрольных разрядов действительной и мнимой части комплексного числа устройства соединены с входами первого и второго регистров контрольных разрядов соответственно, выходы двух младших разрядов первого и второго 55 регистров соединены соответственно с первым и вторым информационными входами второго коммутатора, информа 505ционные выходы которого соединены с первым и вторым входами блока свертки по модулю три, выход знакового разряда первого сумматора соединен с управляющим входом второго коммутатора, информационные выходы первого коммутатора соединены с первой группой входов блока свертки по модулю три, выходы первого и второго регистров контрольных разрядов соединены с второй группой входов блока свертки по модулю три, выход которого является контрольным выходом устройства. На чертеже представлена структурная схема устройства.Устройство содержит первый 1 и второй 2 регистры, первый 3 и второй 4 регистры контрольных разрядов, второй 5, первый б, третий 7 сумматоры, первый 8 и второй 9 коммутаторы, блок 10 свертки по модулю три.Входы разрядов первого 1 и второго 2 регистров подключены к информационным входам устройства соответственно, прямые выходы разрядов первого регистра 1 подключены к первой группе входов первого сумматора 6 соответственно, инверсные выходы разрядов второго регистра 2 подключены к второй группе, входов первого сумматора б соответственно, прямой и инверсный выходы знакового разряда которого подключены к управляющему входу первого коммутатора 8, первая групра входов второго сумматора 5 подключена к прямым выходам первого регистра 1 соответственно, (0-2) старших разрядов которого подключены к первой группе входов третьего сумматора 7 соответственно, вторая группа входов которого подключена к прямым выходам разрядов второго регистра 2 соответственно, прямые выходы (И) старших разрядов которого подключены к второй группе входов второго сумматора 5 соответственно, выходы разрядов второго 5 и третьего 7 сумматоров подключены к первой и второй группам информационных входов первого коммутатора 8 соответственно, выходы которого подключены к выходам устройства, к первой группе входов блока 10 свертки по модулю три подключены нечетные выходы первого 8 и второго 9 коммутаторов и выходы четных разрядов первого 3 и второго 4 регистров контрольных разрядов, квторой группе входов блока 1 д свертки по модулю три подключены четныевыходы первого 8 и второго 9 коммутаторов и выходы нечетных разрядовпервого 3 и второго 4 регистров контрольных разрядов, входы которых подключены к контрольным входам устройства соответственно, первая и втораягруппа входов второго коммутатора 9подключены к прямым выходам двух10младших разрядов второго 2 и первого 1 регистров соответственно, а выход знакового разряда первого сумматора 6 подключен к управляющему входу второго коммутатора 9, выход блока 10 свертки по модулю три подклю -чен к контрольному выходу устройства.Устройство работает следующимобразом,В начальный момент времени в первый 1 и второй 2 регистры и в первый 3 и второй 4 регистры контрольных разрядов заносятся соответственноЦ-разрядные мантиссы прямых кодовдействительной а и мнимой Ь составляющих комплексного числа и контрольные разряды по модулю три этих мантисс: 1 а и 1 Ь .С выходов и-рвого 1 и второго 2регистров коды э и Ь подаются на З 0входы первого 6, второго 5 и третьего 7 сумматоров. При этом на первыйи второй входы второго сумматора 5поступают соответственно код действительной составляющей и и -2 старших разряда кода мнимой составляющей комплексного числа, На выходевторого сумматора 5 определяется результат сложения М 1 кода действительной составляющей со сдвинутым вправо 40на два разряда кодом мнимой составляющей, т.е. М 1 = ц +-Ъ.два младших разряда Ъ кода Ь , неучаствовавшие в вычислении числа М 1,подаются на первый вход второго коммутатора 9.На первый и второй входы третьегосумматора 7 поступают соответственнокод мнимой составляющей и И -2 старших разряда кода действительной составляющей комплексного числа. На выходе третьего сумматора 7 определяется результат сложения М 2 кода мнимойсоставляющей со сдвинутым вправо надва разряда кодом действительной55составляющей, т.е. М 2 =+а .Два младших разряда а кода а, неучаствующие в вычислении числа М 2,подаются на второй вход второго коммутатора 9. На первый вход и второйинверсный вход первого сумматора 6поступают соответственно коды а и а.При этом на выходе первого сумматора 6 вычисляется разность кодов ди Ь, которая значением старшего разряда Зн указывает на соотношениевеличин кодов а и Ь: при Зн = О,йЬ,при Зн = 1, 04 Ь.Сигнал с выхода разряда Зн поступает на управляющие входы первого 8и второго 9 коммутаторов, На первыйи второй информационные входы первого коммутатора 8 поступают соответственно результаты сложения М 1 и М 2,снимаемые с выходов второго 5 и третьего 7 сумматоров.Первый коммутатор 8 пропускает навыход результат сложения М 1, еслиЗн = О, т.е, аЪ, или М 2, если Зн1, т.е. а ( Ь,Таким образом, на выходе устройства определяется величинаа+ - Ь, если д Ъ, М=1 Ь+ - а если Ьц1 используемая в ряде задач в качестве модуля комплексного числа А = 0,10, где а =а Ь = 1 а 1Второй коммутатор 9 пропускает на выход или два младших, разряда Ь если Зн = О, или два младших разряда а , если Зн = 1, т.е. пропускает младшие разряды щ меньшего иэ кодов а и ЬСигналы, снимаемые с выходов нечетных разрядов первого 8 и второго 9 коммутаторов, а также с выходов четных разрядов первого 3 и второго 4 регистров контрольных разрядов поступают на первую группу входов блока 10 свертки по модулю три.Входы первой группы имеют весовые функции, равные 1,На вторую группу входов блока 1 О свертки по модулю три поступают сигналы, снимаемые с выходов четных разрядов первого 8 и второго 9 коммутаторов, а также с выходов нечетных разрядов первого 3 и второго 4 регист- ров контрольных разрядов, Входы второй группы имеют весовые функции, равные -1 (или 2). Таким образом, блок 10 свертки по модулю три реализует вычисление некоторого числа К по формуле1104505 ФК(М +в-Ьа-ЬЬ) поаЗ.Очевидно, что величина (М+4 ъодЗ есть вычет по модулю три числаМ, найденного без отбрасывания двух младших разрядов наименьшего из катодов а и Ь. 5Однако для в 1 ачислений без отбрасывания разрядов справедлирч М 1 подЬ о+-Ь)юодЭ=(онЪ)п одЪ; М 2 аод 3 Ъ+ -а) вод Ъ фЪФО 1 вод 53 М 0 дз МЬ оаэи:Ь+Ъ 1 дЭ=У кьпааЗ. Следовательно (Мфоффо 3 Ъ =Ма1 сЪ 1 тода Таким образом, результат К на выходе устройстве при его правильной работе равен нулю. Значение резуль" тата .К, отличное от нуля, указывает на неправильное функционирование устройства,Лредлагаемое устройство позволяет повысить достоверность вычисления модуля комплексного числа, так как вероятность отказа устройства для вычисления модуля комплексного числа на порядок выше, чем вероятность отказа вновь введенной аппаратуры контроля.