Цифровой фазовый детектор

-РЕСПУБЛИН ЦДЭ 9 0125/04 ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЦТИЙОПИСАНИЕ ИЗОБРЕТЕНИЯ 4 из К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) 1,Патент США М 3913088, кл. 331-1 А, 14.10.75.2.Козлов В.И. Способ цифрового фазового детектирования. в . "Радиотехника", т. 35, 180, 9 4, с. 25-29(54)(57) ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР,содержаший суммирующий цифроаналоговый преобразователь, первый и второйнакопительные регистры, каждый изкоторых содержит запоминающий регистр и цифровой сумматор, причемцифровой вход первого числа каждогосумматора соединен с цифровым входом устройства, а. цифровой вход второго числа каждого сумматора г с выходами соответствующего запоминающего регистра, выход каждого сумматора соединен с входом запоминающегорегистра, младшие разрядные входы суммирующего цифроаналогового преобразователя попарно соединены с разрядными выходами запоминающих регистров, о т л и ч а ю щ и й с я тем, что, с целью повышения динамическои точности цифрового Фазового детектирования, в него введены два эЛемента И, элемент ИЛИ, два элемента задержки и 3 -триггер, причем тактовые входы устройства соединены с первыми входами элементов И и входами элементов задержки, а выходы последних соединены с тактовыми входами запоминающих регистров, выходы элементов И соединены с входами элемента ИЭЭИ, выход которого соединен с тактовым входом Ъ-триггера, в информационный вход последнего соединен с выходом переполнения цифрового сумматора первого накопительного регистра, выход Ъ-триггера соединен с входом старшего разряда суммирующего цифроаналогового преобра- Я эователя, вторые входы элементов И соединены с выходами переполнения цифровых сумматоров накопительных регистров.Изобретение относится к радиотехнике, а именно к технике цифрового Фазового детектирования на неравных частотах и может быть использовано для детектирования радиосигналов с угловой модуляцией, для получения сигналов рассогласования в системах АПЧ, для формирования сетки стабильйых частот в приемопередающей и измерительной аппаратуре и в ряде других случаев.Известен цифровой фазовый детектор, в котором Фазы исходных импульс ных последовательностей преобразовываются с помощью накопительных регистров в цифровые ступенчатые функции времени, суммируемые в цифровом сумматоре, и результат суммирования подвергается цифроаналоговому преобразованию ШСтатическая погрешность детектирования определяется лишь точностью цифроаналогового преобразователя ,ЦАП) , так как погрешность, даваемая сумматором, равна нулю. Однако возможности устройства по быстродействию ограничены задержками операций поразрядного суммирования и переносов результатов суммирования из разряда в разряд в цифровом сумматоре. Поскольку времена, требующиеся для суммирования различных чисел, существенно различаются, задержки изменяются в динамике в значительных пределах, и исключить их влияние путем тактирования операций суммирования не представляется возможным, так как тактовые частоты суммируемых числовых процессов в общем случае неравны и некратны, Динамическая точность ускройства оказывается удовлетворитель ной 1 приближающейся к статической) при входных частотах по крайней мере на порядок меньших предельной рабочей частоты цифрового сумматора, из-за чего использование устройства на практике неэффективно. Наиболее близким к изобретениюпо технической сущности и достигаемому результату является цифровойфазовый детектор, содержащий первыйи второй накопительные регистры,суммирующий цифроаналоговый преоб,разователь и В-триггер. Каждый изнакопительных регистров состоит изцифрового сумматора, запоминающегорегистра и триггера памяти, Цифровыевходы устройства соединены с цифровыми входами первого числа сумматоров накопительных Регистров, а тактовые входы - с тактовыми входамизапоминающих, регистров, Цифровыевходы второго числа сумматоров соединены с выходами запоминающих регистров, входы которых соединеныс выходами сумматоров,Разрядные входы суммирующегоцифроаналогового преобразователя,кроме старшего разряда, попарносоединены с разрядными выходами за 5поминающих регистров, а выход - свыходной клеммой устройства. Информационные входы триггеров памятисоединены с выходами переполнениясоответствующих цифровых сумматоров, а тактовые входы - с тактовы ми входами запоминающих регистров,выходы этих триггеров соединены свходами Ь-триггера, выход которогосоединен со старший разрядом суммирующего цифроаналогового преобразо вателя 2Известное устройство работаетследующим образом.Под действием тактовых импульсовпоследовательности , с частотой Фсодержимое ой первого регистра возрастает с каждым тактом на величинуо , задаваемую этим числом на кодовом входе регистра. Аналогичнымобразом действует второй, накопительный Регистр Формируя функцию Жвозрастающую на величину Ь всякий.Раз при поступлении на его тактовыйвход импульсов последовательностиЮз(Ь) с частотой 1 ь . С одного иэнакопительных регистров снимается З 0 инверсный код, например ЪПеременные кодыоф и 6 Ы) поступают на входы суммирующего ЦАП, в котором осуществляется поразрядное(без переносов 1 суммирование и преоб 35 разование кодов. Старший разряд ЦАПподключен к выходу Я 3-триггера, который управляется импульсами переполненияЯ и Рь(с) соответствующихрегистров.40 В момент переполнения первогонакопительного регистра число о(4скачком уменьшается на величину с,равную емкости регистров, а при переполнении второго регистра число 45 6 увеличивается на ту же самуювеличину. Так как вес старшего разряда ЦАП соответствует величине К,для компенсации этих скачков,т.е.для обеспечения режима детектирования,необходимо выбирать полярностьвключения Ю-триггера такой, чтобыпри появлении импульса Р,Я он передавал на ЦАП уровень логической "1",а при появлении импульса Я - уровень "0".В известном устройстве запоминаыщии регистр совместно с сумматоро.л должен обладать тем свойством,что новое значение суммы на еговходе должно появляться лишь после б 0 окончания приема в него для записипредыдущего значения. Выполнениеэтого очевидного условия необходимодля предотвращения сбоев устройства.Обычно необходимый режим работы 65 устройства обеспечивается естественными задержками. сигнала в элементах схемы. Следствием отмеченных обстоятельств является задержка.сигнала на выходе запоминающего регистра на один такт относительно сигнала на выходе сумматора. Поэтому для фазирования сигнала переполнения с выходным сигналом регистра первый получают с помощью триггера памяти, который может рассматриваться как продолжение запоминающего регистра. На информационный вход . Л =вход) триггера поступает импульс переполнения сумматора, а на тактовый(С=вход) -импульсы последовательности Уд 9 или (С) .Поскольку суммирование цифровых функций а и ЬЙ 1 производится без пе, реносов, и задержка от разряда к разряду не накапливается, динами-. ческая точность детектирования приближается к динамической точности суммирующего ЦАП. Однако полностью эта точность не реализуется из-за запаздывания сигнала на входе старшего разряда ЦАП относительно остальных разрядов. Эта задержка определяется временем переключения КЗ-триггера. Небольшая по величине, она, тем не менее, существенно влияет на динамическую точность детектирования, поскольку снижает точность компенсации помех дробности тем больше, чем выше частота помехи. Наибольшее влияние задержки оказывается на частоте сигналов переполнения, где потеря в ослаблении этих помех относительно динамической точности ЦАП может составить 20 цБ и более.Целью изобретения является повышение динамической точности цифрового фазового детектирования.Поставленная цель достигается тем, что в устройство, содержащее суммирующий цифроаналоговый преобразователь; первый и второй накопительные регистры, каждь 1 й из которых содержит запоминающий регистр и циф" ровой сумматор, причем цифровой вход первого числа каждого сумматора соединен с цифровым входом устройства, а цифровой вход второго числа каждого сумматора - с выходами соответствующего запоминающего регистра, выход каждого .сумматора соединен с входом запоминающего регистра, младшие разрядные входы суммирующего цифроаналогового. преобразователя попарно соединены с разрядными выходами запоминающих регистров, введены два элемента И, элемент ИЛИ, два элемента задержки и Ъ-триггер, причем тактовые входы устройства соединены с первыми входами элементов И и входами элементов задержки, а выходы последних соединены с тактовыми входами запоминающих регист 65 рование и преобразование кодов в ров, выходы элементов И соединены .с входами элемента ИЛИ, выход которого соединен с тактовым входом3 -триггера, информационный входпоследнего соединен с выходом переполнения цифрового сумматора первого накопительного регистра, выходЪ -триггера соединен с входом старшего разряда суммирующего цифроаналогового преобразователя, вторые10 входы элементов И соединены с выходами переполнения цифровых сумматоров накопительных регистров.На чертеже показана схема предлагаемого устройства.15 Устройство содержит накопительные регистры 1 и 2, цифроаналоговый.преобразователь 3, Ъ -триггер 4, элемент И 5-1 и 5-2, элемент ИЛИ б,элементы 7-1 и 7-2 задержки, цифровые сумматоры 8-1 и 8-2, запоминающие регистры 9-1 и 9-2.Входы первого числа цифровых сумматоров 8 соединены с цифровыми входами устройства, а цифровые входывторого числа соединены с выходамизапоминающих регистров 9, выходысумматоров 8 соединены с информационными входами запоминающих регистров, прямой выход запоминающего регистра 9-1 первого канала и инверсный выход запоминающего регистра9-2 второго канала соединены с одноименными разрядными входами ЦАП 3.Тактовые входы устройства соединеныс входами элементов 7 задержки и35 первыми входами элементов И 5, вторые входы последних соединены свыходами переполнения цифровых сумматоров 8, выходы элементов И 5 соединены с входом элемента ИЛИ б, вы 40 ход которого соединен с тактовымвходом У-триггера. Информационныйвход Э-триггера соединен с выходомпереполнения цифрового сумматора8-1, а выход Э-триггера соединенсо старшим разрядом цифроаналогового преобразователя 3.Накопительные регистры 1 и 2 формируют переменные коды аф и 4 Й)представляющие собой ступенчатыефункции, - соответственно возрастающую и убывающую под действием импульсных последовательностей 4,(1и ЬЯ на импульсных входах устройства. ДнскрЕтные приращения о.и 6этих Функций равны соответственночислам, поступающим в накопительные регистры с числовых входов устройства. Режим Фазового детектиро-.вания ооспечивается выполнениемусловия а.1 д Ь Ь,60 где 1 д и в вчастоты следованияимпульсов 8 дЬ) и 8 ь(0.Коды аи поступают на входыЦАП 3, в котором осуществляетсяпоразрядное (без переносов 7 сумми1068838 Составитель В.Афанасьевконецкая Техред И,Тепер Корректор А.фер кт дписное Эа омитетв СССРоткрытий кая наб, д.4/5 ПП "Патент", г.Ужгород, ул.Проектная л аналоговые эквиваленты. В такомпреобразователе можно, например,использовать суммируницую резистивную матрицу Я. - 4.,Триггер 4 памяти управляет старшим разрядом ЦАП. Он тактируетсяимпульсами, получаемыми иэ входныхимпульсных последовательностей спомощью элементов И 5 и элементаИЛИ 6. При переполнении одного иэсумматоров открывается соответствующий элемент И, и последующийимпульс соответствующей последовательности проходит через элементИЛИ на тактовый вход триггера 4.информационный вход триггера подключен к выходу переполнения одногоиэ сумматоров. Если этрт сУмматорпереполняется, в триггер записывается уровень логической ф 1". Еслипереполняется другой сумматор, на 2 Отактовый вход триггера поступаетимпульс другой последовательности,который записывает уровень "0". 5.7/4 0 Тираж 711 ВНИИПИ Государственног по делам изобретений 113035, Москва, Ж 35, Радля компенсации задержек сигнала, возникакщих в схемах совпадения, используются элементы 7 задержки, через которые входные импульсные последовательности поступают на разрядные тактовые входы запоминающих регистров, в качестве которых целесообразно испольэовать те же элементы И и ИЛИ с объединенными входами. Тогда каналы суммы и переполнения полностью. идентичны по задержкам, что позволяет исключить появление помех дробности из - за несовпадения фрон тов импульсов в разрядах ПАП. На макете устройства, выполненном на микросхемах серии 164, получено повышение динамической точности на порядок по сравнению с известным устройством. Уровень помех переполнения, в частности, уменьшился на 20 дБ.