Устройство синхронизации по циклам

це а) 8151) Н 04 Ь У/08 ф Ъ1 "ОПИСАНИЕ ИЗОБРЕТЕНИЯн автсюснае свицтвъствю лГОСУДАРСТЭЕНКЬ(Й КОМИТЕТ СССРГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИИ(56) 1. Авторское свидетельство СССР9 543183, кл. Н 04 Ь 7/ОВ, 1978,2. Авторское свндетелЬство СССРВ 657643, кл. Н 04 ), 7/08, 1977(54)(57) 1УСТРОЙСТВО СИНХРОНИЗАЦИИПО ЦИКЛАМ, содержащее последователь-но соединенные приемник двоичныхсигналов, регистр сдвига, дешифратор,блок коммутации, к другим входам которого подключен другой выход приемника двоичных сигналов через накопитель, и счетчик, выход которого подключен непосредственно и через последовательно соединенные ключ и блокпамяти к входам блока сравнения, выход которого подключен к первомувходу решающего блока, о г л и ч аю ш е е с я тем, что, с целью повышения помехоустойчивости, в неговведены дополнительный блок коммутации и дополнительный счетчик, приэтом первый и второй входы решающегоблока рбъединены с соответствуюшимКвходами дополнительного блока комму-.тации, к двум другим входам которого подключены соответствующие вьасО 3 ырешающего блока, а выход дополнитального блока коммутации подключен к другому входу ключа и к первому входу дополнительного счетчика, к второму входу которого подключен соответствующий выход приемника двоичныхсигналов, а выход дополнительного .счетчика подключен к второму входурешающего блока. 2. Устройство по и. 1, о т л ич а ю ш е е с я тем, что решающий ,бпок содержит последовательно соединенные элемент НЕ, вход которого объединен с первыми входами первого и второго элементов И, третий элемент И, другой вход которого объединен с вторым входом первого элемента И, первый. триггер, элемент ИЛИ и второй триггер, к другому входу которого подключен выход первого элемента И, первый выход второго триггера через второй элемент И подключен кпервому входу первого счетчика, а через последовательно соединенные четвертый элемент И, к другому входу которого подключен выход третьего элемента И, и второй счетчик - к соответствующим входам перво го счетчика, первого триггера и элемента ИЛИф причем первый и второй входы первого элемента И являются ,входами, а первый и второй выходи ,второго триггера г выход первого счетчика являются выходами решанх.его блока.Изобретение относится к техникеэлектросвязи и может использоватьсяпри цикловой синхронизации в системах передачи дискретной информации,использующих маркерные синхрослова(синхрокод). 5Известно у 1:-ройство приема сигналов сиНхронного запуска, содержащеепоследовательно соединенные приемникс блоком обработки сигналов и накопитель, а также селектор синхросигналов, к одному из входов которогоподключен счетчик, регистр сдвига,блок коммутации и блок управления,при этом выход блока обработки сигнала подключен непосредственно и 15через регистр сдвига к соответствующим входам блока управления, выходыкоторого подключены к соответствующим входам счетчика, а выходы раз. рядов регистра сдвига подключены куправляющим входам блока коммутации,включенного между выходами накопителяи входами селектора синхросигналов 11,Однако данное устройство не обладает достаточной помехоустойчивостью,,так как имеет фиксированный порогпринятия решении .о выделении синхрбслова, вследствие чего при изменениисоотношения сигнал/шум происходитуменьшение вероятности правильного 30обнаружения синхрокода, а следовательно, снижение помехоустойчивостиустройства.Наиболее близким к предлагаемомуявляется устройство синхронизации З 5по циклам, содержащее приемник двоичных сигналов, сигнальный выходкоторого через накопитель подключенк одному из входов блока коммутации,а также дешифратоР, Регистр сдвига 40Формирователь отношений сигнал/шуми решающий блок, к входам которогоподключены два канала обработкисигнала, каждый из которых состоитиз последовательно соединенных ключа, блока памяти и блока сравнения,причем к входу одного канала обработки сигнала подключен выход счетчика, а к входу другого канала обработки сигнала - соответствующиевыходы накопителя через Формирова50тель отношений сигнал/шум, выход решающего блока подключен к управляющим входам ключей обоих каналовобработки сигнала, а информационныйвыход приемника сигналов через после довательно соединенные регистр сдвига и дешифратор подключен к другимв ходам блока коммутации, выход кото 2рого подключен к выходу счетчика60Это устройство также не обладаетдостаточной помехоустойчивостью, таккак в нем не осуществляется проверкаправильности обнаружения максимумакорреляционной Функции, который дол жен соответствовать положению истин, ного синхрослова.Цель изобретения - повыаение помехоустойчивости.Для достижения цели в устройство синхронизации по циклам, содержащее последовательно соединенные приемник двоичных сигналов, регистр сдвига, ,дешифратор, блок коммутации, к другим входам которого подключен другой выход приемника двоичных сигналов ,через накопитель, и счетчик, выход которого подключен непосредственно и через последовательно соединенные ключи и блок памяти к входам блока сравнения, выход которого подключен к первому входу решающего блока, вве. дены дополнительный блок коммутации и дополнительный счетчик, при этом первый и второй входы решающего блока объединены с соответствующими входами дополнительного блока коммутации, к двум другим входам которого подключены соответственно выходы решающего блока, а выход дополнительного блока коммутации подключен к другому входу ключа и к первому входу дополнительного счетчика, к второму входу которого подключен соответствующий выход приемника двоичных сигналов, а выход дополнительного счетчика подключен к второму входу решающего блока.Решающий блок содержит последовательно соединенные элемент НЕ, вход которого объединен с первыми. входами первого и второго элементов И, третий элемент И, другой вход которого объединен с вторым входом первого элемента И, первый триггер, элемент ИЛИ и второй триггер, к другому входу которого подКлючен выход первого элемента И, первый выход второго триггера через второй второй элемент И подключен к первому входу первого счетчика, а через последовательно соединенйые четвертый элемент И, к другому входу которого подключен выход третьего элемента И, и второй счетчик - к соответствующим входам первого счетчика, первого триггера и элемента ИЛИ, причем первый и второй входы первого элемента И являются входами, а первый и второй выкоды второго триггера и выход первого счетчика являются выходами решающего блока.На Фиг. 1 изображена структурная электрическая схема устройства синхронизации но циклам; на фиг. 2 - струк- - турные электрические схемы блока коммутации и решающего блока.Устройство синхронизации содержит приемник 1 двоичных сигналов, вход которого является входом устройства, регистр 2 сдвига, дешифратор 3, блок 4 коммутации, накопитель 5, счетчик б, блок 7 сравнения, блок 8 памяти,ключ 9, дополнительный блок 10 коммутации, выход которого соединен суправляющим входом ключа 9, дополНительный счетчик 11, вход сброса которого подключен к выходу блока 10коммутации, решавший блок 12, выход 5которОго является выходом устройства.Блок 10 коммутации содержит ключи13 и 14. Решающий блок 12 содержитэлементы И 15 и 16, элемент НЕ 17,триггер 18 с раздельными входами, 10элемент ИЛИ 19, триггер 20 с раздель-.ными входами элемент И 21, счетчик22, элемент И 23 и счетчик 24.Устройство работает следующимобразом.15Принимаемая кодовая последовательность знаков поступает из приемника1 двоичных сигналов в регистр 2сдвига и затем анализируется в дешифраторе 3. При этом на выходедешифратора 3 появляются единичныесигналы при совпадении соответствующих знаков со структурой синхрослова.Одновременно сигналы регистрациипринятых знаков через накопитель 5 25поступают в блок 4 коммутации, в ко"тором вырабатываются сигналы, соот-ветствующие числу совпадающих и нЕсовпадающих знаков.Счетчик б, осуществляя подсчет. . 30совпадающих и несовпадаюших. знаков,производит вычисление корреляционнойфункции для каждого сдвига информа-.ции. Выходной сигнал счетчика бсравнивается в блоке 7 с пороговым. 35зиачением, хранияющимся в блоке 8памяти и поступающим в этот блок свыхода счетчика б через ключ 9,который управляется сигналом с выходаблока 10 коммутации. Этот сигнал од Оновремвнно поступает на вход сбросасчетчика 11, осуществлявшего подсчетзнаков, поступающих с информационного выхода приемника 1 двоичных сиг. налов. Сигнал с выхода блока 7 сравнения следует на соответствующиевходы блока 10 коммутации и решающего блока 12.В режиме поиска синхрокода припоступлении истинного синхрокода кОр"релянионная Функция, определяемаясчетчиком б, имеет максимальное зна-.чение. В этом случае величина вы-хбдного сигнала счетчика б больше,чем при ранее поступивших сигналах,вследствие чего на выходе блока 7 55сравнения появляется сигнал,которыйследует на информационный вход клвча 13 блока 10 коммутации. Одновре-менно этот сигнал подается на,соответствующие входы элементов И 15 и 4016. В режим поиска синхрокода иа;выходе счетчика 11 сигнал отсутствует,поэтому элемент И 15 закрыт, а эле"мент И 16 открыт, в результате чеготриггер 18 устанавливается в состоя ние, при котором его выходной сигнал,поступая через элемент ИЛИ 19, переводит триггер 20 в обратное состояние. Сигнал с выхода триггера 20открывает ключ 13, через который сигнал с выхода блока 7 сравнения подается на управляющий вход ключа 9и на вход сброса счетчика 11. В блок8 памяти загисывается текущее значение корреляционной функции, подсчитанной счетчиком б.Если в течение следующего кадрасигнал на выходе счетчика б меньшезаписанного в блоке 8 памяти, то,через К символов, поступивших навход счетчика 11, на его выходе по"является сигнал, который открываетэлемент И 15 и закрывает элементИ 16. При этом выходной сигнал элементта у 15 устанавливает триггер 20 вобратное состояние, вследствне чегооткрывается ключ 14 блока 10 коммутации, и устройство переходит в режим проверки.В режиме проверки сигнал со счетчика 11 через ключ 14 проходит навход сброса счетчика 11 и на управляющий вход ключа 9. При этом в блок8 памяти заносится очередное значение выходного сигнала счетчика б.Если в течение следующего кадра нетпревышения порога (успешное решение),то сигнал с выхода, счетчика .11 поступает через элемент И 21 в счетчик22, подсчитывающий количество успешныхрешений, После подсчета определенного количества успешных решенийна выход решающего блока 12 поступаетсигнал, соответствующий окончательному решению о выделении синхрокода(захват),Если в режиме проверки в течение кадра происходит превышение порога в блоке 7 сравнения, то сигнал с его выхода через элементы И 16 и 23 поступает в счетчик 24, подсчитывающий количествоошибочных решений.После подсчета определенного числа ошибочных решений выходной сигнал счетчика 24 через элемент ИЛИ 19 устанавливает триггер 20 в состояние, соответствующее режиму поиска, а счетчик 22 - в исходное состояние.Таким образом, введение в устрой- . ство дополнительного блока 10 коммутации, дополнительного счетчика 11 и указанная реализация решающего блока 12 позволяют осуществить йраверку правильности обнаружения синхрокода. При этом решение о выделении,. синхрокода принимается при получении заранее установленного числа успешных решений, в результате чего по-, вышается вероятность Правильного при- . нятия решения, а следовательно, псих хоустойчивости устройства.