Устройство синхронизации сигналов

50 Изобретение относится к радиотехни-: ке и технике связи и может ис.ользоваться в многоканальных системах передачи информации с временным разделением каналов для тактовой синхронизации.5По основному авт, св. М 536611 известно устройство синхронизации сигйалов содержащее последовательно соединенные блок для выделения сигналов синхронизации, фазовый дискриминатор,10 реверсивный счетчик, первый управитель и управляемый делитель первый выход которого подключен к другому входу фазового,пискри минатора ., второй выход и установочный вход каждого разряда управляемого делителя через блок перезаписи кода соединены с соответствующим входом и выходами кольцевого регистра, входы продвигающих импульсов которого и управляющие входы блока перезаписи кода соединены с соответствующими выходами формирователя импульсов перезаписи и продвижения, к входу которого подкшочен выход первого25 делителя, к входу которого подключен с оответствующий вход первого управителя непосредственно, а выход генератора- через второй управитель, к другим входам . которого подключены выходы реверсивного счетчика через последовательно соеди-30 ненные ключ и интегратор, к соответствующему входу которого подключен выход первого делителя через второй делитель 1)Однако известное устройство облада ет низкой помехоустойчивостью, 35Цель изобретения - повышение помехоустойчивости.Поставленная цель достигается тем, что в устройство синхронизации сигналов, содержащее последовательно соединенные 40 блок для выделения сигналов синхронизации, фазовый дискриминатор, реверсивный счетчик, первый управитель и управляемый делитель, первый выид которого подключен к другому входу фазового 45 ди:криминатора, второй выход и установочный вход, каждого разряда управляемого делителя через блок перезаписи кода соединены с соответствующим вхо дом и выходами кольцевого регистра, входы продвигающих импульсов которого и управляющие входЫ блока перезаписи кода соединены с соответствующими выходами формирователя импульсов перезаписи и продвижения к входу которого под- ц ключен выход первого делителя к входу которого подключен соответствующий вход первого управителя непосредственно, а выход генератора - через второй управитель, к другим входам которого подключены выходы реверсивного счетчика через последовательно соединенные ключ и интегратор, к соответствующему входу которого подключен выход первого делителя через второй делитель, введены последовательно соединенные анализатор ошибок синхронизации и коммутатор, а также элемент ИЛИ, при этом выходы реверсивного счетчика через коммутатор соединены с обьединенными входами первого управителя и анализатора ошибок синхронизации, к установочному входу которого подключен выход элемента ИЛИ, другой вход и выход анализатора ошибок синхронизации соединены с соответствую- . щими выходом и входом блока перезаписи кода, причем к входам элемента ИЛИ подключены соответственно соответствуют.щий выход анализатора ошибок синхронизации, соответствующий вход анализатора ошибок синхронизации и соответствующий вход формирователя импульсов перезаписи и продвижения, который является входом сигнала управления.На фиг, 1 и 2 представлена структурнаяэлектрическая схема устройства синхронизации сигналов.Устройство синхронизации содержит блок 1 для выделения сигналов синхронизации, фазовый дискриминатор 2, ревереивный счетчик 3, генератор 4, первый и второй управители 5 и 6, управляемый делитель 7, блок 8 перезаписи кода, формирователь 9 импульсов перезаписи и продвижения, кольцевой регистр 10, первый и второй делители 11 и 12, ключ 13, интегратор 14, коммутатор 15, элемент ИЛИ 16 и анализатор 17 ошибок синхронизации,. состоящий из дешифраторов 18-20, элемента ИЛИ 21, счетчика 22 и измерителя 23 ошибок, причем формирователь 9 состоит из счетчика 24, дешифратора 25, элементов /И 26-28, ЗК-григгеров 29 и 30 и . инвертора 31. Устройство работает следующим образом,На вход фазового дискриминатора поступает опорный сигнал и сигнал с выхода блока 1 для выделения сигналов синхронизации. Сигнал рассогласования с выхода фазового дискриминатора 2 поступает на реверсивный счетчик 3, осуществляющий его усреднение, Импульсы с выхода реверсивного счетчика 3 через коммутатор 15 поступают на входы первого управителя 5, осуществлякпцего добавление импуль3 10210 сов или их исключение иэ последовательности, поступающей на вход первого упра вителя 5 с выхода генератора 4 через второй управитель 6. С выхода первого управителя 5 импульсы поступают на управляемый делитель 7, который понижает частоту высокочастотной последовательности до тактовой частоты сигнала, формируя таким образом опорный сигнал. При этом в каждом временном канале О за определенный промежуток времени устраняется фазовое рассогласование между опорным и принимаемым канальным сигналом,. т,е, устанавливается синхронный,.режим, Этому состоянию соответствует определенный фазовый сдвиг между эталонным сигналом на выходе первого делителя 11 и опорным сигналом на выходе управляемого делителя 7, которому соответствует определенный код управляемого делителя 7 в моменты появления импульсов на выходе первого делителя 11, Этот код в конце кайального интервала заносится в кольцевой регистр 10 импульсом записи кода, по ступающим с выхода формирователя 9, Для этого от распределителя временных каналов вконце временного канала на установочный вход счетчика 24 подается импульс, устанавливающий его в нулевое . состояние. При этом потенциалом с дешифратора 25 открываются элементы И 26 и 28, а со входа установки триггера 30 снимается сигнал установки нуля. В результате этого импульс с первого делителя 11 через элемент И 28 поступает на вход блока 8 перезаписи кода, заносит код управляемого делителя 7 в кольцевой регистр 10 и опроки-. дывает ЭК-триггер 30, с выхода которого на вход элемента И 28 подается40 сигнал запрета. Продвижение информации в кольцевом регистре 10 осущес 1 вляетсяимпульсами с выхода элемента И 26, поступающими одновременно на счетчик 24, При поступлении на вход счетчика 24 числа импульсов, соответствующих длине заносимого кода в кольцевой регистр 10е срабатывает дешифратор 25, в результате чего на элемент И 26 подается сигналзапрета, а на элемент И 27 и установочный вход ЭК-триггера 29 высокий потенциал. Импульс с вьмодй первого дегп- теля 11, пройдя элемент И 27, производит зались кода из кольцевого регистра10 в управляемый делитель 7 и опроки дывает 3 К-триггер 29, сигналом с выхода которого закрывается элемент И 27. Для нормального функционирования 05 4формирователя 9 необходимо обеспечитьопережение импульса записи кода в кольцевой регистр 10 и отстамние импульсазаписи кода в управляемый делитель 7соответственно относительно перва о ипоследнего ампульса продвижения информации в кольцевом регистре на времянадежного срабатывания логических элементов, что достигается введением необходимого числа элементов задержки(например, инверторов),Второй управитель 6 служит для приведения частоты опорного сигнала к тактовой частоте принимаемого сигнала. Импульсы управления вырабатываются интегратором 14, который оаушествляет интегрирование величины фазового рассогласования на входе устройства и формирует импульсы управления, компенсирующие частотную расстройку генератора 4 относительно частоты принимаемого сигнала. Э то позволяет устранить различие заломим наемого значения фазы опорного сигнала от фазы входного сигнала за цикл. Система с астатизмом второго порюка позволяет свести к нулю динамическую ошибку синхронизации, при постоянной частотной расстройке межиу входным и опорным сигналами. При этом величина флуктуационной ошибки синхронизации может бык. оценена как разностЬ импульсов иск,щочения и добавления, поступающих навход управителя 6 в стационарном режиме, что может быть оценено с помощью из-. мерителя 23 ошибок. При этом состояние измерителя 23 ошибок в каждый момент врем ени соответствует фпуктуационной ошибке, а допустимая величина ошибки может быть зафиксирована с помощью дешифраторов 18 и 19, настроенных на соответствующие комбинации прямого и дополнительного кодов, Превышение допустимой ошибки указывает на необходимость уменьшения коэффициента усиления, что обеспечивается включением дополнительных разрядов реверсивного счетчика 3. Эго осуществляется следующим образом. Сигнал с дешиф раторов 18 и 19 через элемент ИЛИ 21 поступает на вход счетчика 22 и на ус тановочный вход измерителя 23 ошибок. На одном из входов дешифратора 20 появляется сигнал, подключающий с помощью коммутатора 15 дополнительный разряд счетчика 3, Этим же сигналом измеритель 23 ошибок. устанавливается в нулевое состояние.1021005 вуюший сигнал, уста навливаюший указанные блоки в нулевое состояние, в результате чего обеспечивается максимальный коэффициент усиления контура, что прииФ5 дит к сокращениювремени фазирования. В конце временного канала код счетчика 22, которому соответствует определенный коэффициент пересчета реверсивного счетчика3, а следовательно, и определенный коэффициент усиления контура, обеспечивающий величину флуктуационной ошибки, на превыша цую допусти мой, импульсом записи с формироватепя 9 заносится в кольцевой регистр 10, а из него через блок 8 перезаписи кода в управляемый делитель 7. При этом измеритель 23 ошибок сигналом управления с выхода распределителя временных ы- нналов устанавливается в нулевое состояние,15При установлении режима синхронизма на установочный вход счетчика 22 и измерителя 23 ошибок подается соответсъВНИИ ПИ аз 3921/ ж 677 Подписно нтф, г. Ужгород, ул, Проектная, 4 илиал ППП 3 уивепя 51 Йо РВЕ Таким образом, предлагаемое устрой- ство синхронизации сигналов по сравнению с известным позволяет осуществить адаптацию к изменяющейся помеховой обстановке, а следовательно, повысить качественные характеристики устройства, и, в первую очередь, время вхождения в синхронизм по элементарным посылкам при начальном фазировании и восстановлении начала временных каналов через цикл, а также в целом повысить помехоустойчивость устройства.