Выделитель комбинации цифровых сигналов

(51)М, Кд,з с присоединением эаявки Й 9 Н 04 й 1/32 Государственный комитет СССР но деяам изобретений и открытий(54 ЛИОНЕЛЬ КОМБИНАЦИИ ЦИФРОВЫХ СИГНАЛОВ Изобретение может испо тройствах дл и двоичных с при неизвес относится ьзоваться в обнаружени гналов изве ном моменте к связириемныхкомбинатного виее прихом- кую ия является повыеленияелитель введеныединенные формирига, второй эле"ического сдвига Известен выделитель комбинации цифровых сигналов, содержащий последовательно соединенные первый .элемент НЕ, блок циклического сдвига и блок сравнения, а также первый элемент И, первый вход которого соединен с входом первого элемента НЕ и вторым входом блока циклического. сдвига сигналов, третий вход которого соединен с вторым входом первого элемента И, выход которого соединен с блоком циклического сдвига эталонных сигналов, выход которого соединЬн. с вторым входом блока сравнения 1 .Однако известный выделитель ко бинации имеет сравнительно невысо точность выделения,Целью изобретеншение точности выддля этого в выдпоследовательно со ователь команды сдвмент НЕ, блок цикл сигналов маски, второй элемент И,суммирующий счетчик и дешифратор,второй вход которого соединен с выходомпорогового регистра, причем третийвход дешифратора соединен с третьимвходом блока циклического сдвига сигналов, первый вход которого соединенс вторым входом суммирующего счетчика, причем второй вход элемента Исоединен с выходом первого элементаИ и вторым входом блока циклическогосдвига сигналов маски, третий входкоторого соединен с вторым входомблока циклического сдвига Ьталонных5 сигналов и выходом формирователя команды сдвига, вход которого соединенс первым входом первого элемента И,при этом выход второго элемента НЕсоединен с третьим входом блока цик 20 лического сдвига эталонных сигналов,а выход блока сравнения соединен стретьим входом второго элемента И.На чертеже приведена структурнаяэлектрическая схема предложенного вы 5 делителя,Выделитель комбинации цифровыхсигналов содержит блок 1 циклического сдвига сигналов, блок 2 цикличес"кого сдвига эталонных сигналов,Ю блок 3 циклического сдвига сигналовмаски, блок 4 сравнения, первый элемент И 5, суммирующий счетчик 6, дешифратор 7, пороговый регистр 8, первый элемент НЕ 9, второй элемента И 10, формирователь 11 команды бдвига и второй элемент НЕ 12, На чертеже показан также вход 13 принимаемо 5 го сигнала, вход 14 тактовых импульсов, вход 15 команд рециркуляции, вход 16 эталонного сигнала, вход 17 сигнала маски; вход 18 команды ввода эталона и маски и выход 19 выде,лителя.Устройство работает следующим образомПринимаемый двоичный сигнал в виде последовательности элементарных 15 посылок длительностью 1, поступает по входу 13 на блок 1. Команда рециркуляции и тактовые импульсы от устройства синхронизации (на чертеже не показано) поступают соответст О венка по входам 15 и 14 на соответствующие входы блока 1. При наличии команды.ввода эталона и маски, поступающей по входу 18, формирователь 11 выделяет одиночную команду рециркуляции, поступающую непосредственно и через второй элемент НЕ 12 на соответствующие входы блоков 2 и 3. Первый элемент И 5 выдает на вход блока 2 и второй вход блока 3 тактовые импульсы, число которых за время Ъ, на единицу меньше числа импульсов, поступающих с входа 14 на блок 1.В течение времени рециркуляции на входе 13 действует сигнал запрета, при отсутствии команды ввода эталона и маски сигнал запрета действует на входах 16 и 17, и под действием И тактовых импульсов, следующих с частотой, в 0+1 раз ьольшей частоты принимаемого сигнала, осуществляется 40синхронный циклический сдвиг (рециркуляция) данных, хранящихся в блоках 1 - 3. Блок 4 сравнивает биты принимаемого сигнала и эталонной комбинации, формирует сигнал логической 41 при совпадении и логического0 при несовпадении значений срав-,ниваемых битов. Второй элемент И 10 блокирует поступление сигналов сравнения на вход суммирующего счетчика 6 при появлении на выходе блока 3 бита, соответствующего неинформационной позиции. В результате в конце времени анализа суммирующий счетчик 6 содержит число, равное числу совпадений бит эталонной комбина ции.и принимаемого сигнала на информационных .позициях базы анализа. Если в процессе накопления число в суммирующем счетчике 6 становится рав.ным числу в пороговом регистре 8, то щ дешифратор 7 формирует сигнал об обнаружении комбинации.В течение времени записи рециркуляция запрещена, и в блок 1 записывается бит принимаемого сигнала с од- у новременным продвижением содержимого блока 1 на один бит тактовым импульсом, проступающим в момент записи повходу 14. В это же время сигнал с выхода первого элемента НЕ 9 устанавливает в ноль суммирующий счетчик б.Далее процессы повторяются.Для ввода эталонной и маскирующейкомбинаций на вход обнаружителя по входу 18 подается команда ввода эталона и маски, задающая выделение одиночной команды рециркуляции формирователем 11. При этом блоки 2 и 3 переводятся в режим записи данный изапрещения рециркуляции благодаря наличию одиночной команды рециркуляциина втором и третьем входах блоков 2 и 3 соответственно и инвертированной одиночной команды рециркуляции, поступающей с выхода второго элемента НЕ 12 на соответствующие входы блоков 2 и 3. Данные с входов 16 и 17 записываются в блоки 2 и 3 соответственно с помощью И тактовых импульсов, действующих во время одиночной команды рециркуляции. При записи этих данных могут считываться поддействием управляющих импульсов с выхода первого элемента И 5. Одновременно с записью происходит также сравнение принимаемой и эталонной комбинаций, так как блок 1 рецирку-лирует, а эталонная и маскирующая комбинации последовательно вытесняются записываемыми данными на соответствующие входы блока 4 и второго элемента И 10.Предложенный выделитель комбинаций цифровых сигналов позволяет обнаружить комбинации любой длительности и сокращает время перестройки с одного вида комбинаций на новый вид.Формула изобретенияВыделитель комбинации цифровых сигналов, содержащий последовательно соединенные первый элемент НЕ, блок циклического сдвига сигналов и блок сравнения, а также первый элемент И, первый вход которого соединен с входом первого элемента НЕ и вторым входом блока циклического сдвига сигналов, третий вход которого соединен свторым входом первого элемента И, выход которого соединен с блоком циклического сдвига эталонных сигналов, выход которого соединен с вторым входом блока сравнения, о т л и ч а ю" щ и й с я тем, что, с целью повьиае" ния точности выделения, введены последовательно соединенные формирова" тель команды сдвига, второй элемент НЕ, блок циклического сдвига сигналов маски, второй элемент И, суммирующийсчетчик и дешифратор, второй вход которого соединен с выходом порогового регистра, причем третий вход дешифратора соединен с третьим входом блока циклического сдвига сигналов, первый вход которого соединен882029 17 Составитель Е.ПетроваТехред М. Рейвес Корректор У.Пономарен Редактор М.ЦиткЗаказ 10001/88 ж 701осударствелам изобреква, Ж,Подписноеного комитета СССРений и открытийРаушская наб., д. 4/ Ти ВНИИПИ по 13035 Миал ППП Патентф, г. Ужгород, ул. Проектная,с вторым входом суммирующего счетчика, причем второй вход второго элемента И соединен с выходом первогоэлемента И и вторым входом блока циклического сдвига сигналов маски, третий вход которого соединен с вторымвходом блока циклического сдвига эталонных сигналов и выходом формирователя команды сдвига, вход которогосоединен с первым входом первого элемента И, при этом выход второго эле.мента НЕ соединен с третьим входомблока циклического сдвига эталонныхсигналов, а выход блока сравнениясоединен с третьим входом второгоэлемента И.Источники информации,принятые во внимание при экспертизе1, Патент США 9 Эб 04911,кл, 235181,.опублик. 1972 (прототип).