Цифровой фазовый детектор

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспубнин ц 8753 ОЗ(51)М. Кл. С 01 й 25/04 с присоединением заявки,1 та -Вкуаарвтаевй квинтет СССР яе енаи нзабретеннй я етарнтнй(53) УДК 621.317. .772(088.8) Дата опубликования описания 25. 10.81(54) ЦИФРОВОЙ ФАЗОВЫЙ ДЕТЕКТОР Изобретение .относится к радиотехнике и может быть использовано для детектирования радиосигналов с угло- . вой модуляцией, для получения сигналов рассогласования в системах автоматической подстройки частоты (АПЧ) а также для формирования сетки стабильных частот в приемонередающей и измерительной аппаратуре.Известно устройство цифрового фазового детектирования на неравных частотах, основанное на приведении частот к равенству путем их деления в целое число раз цифровыми методами Устройство предназначается для целей частотного синтеза и именно здесь нашло в свое время широкое применение 1 .Однако из-за инерционности, вносимой делителями частоты в случае, "когда частоты некратны и имеют малый общий множитель, устройства такого типа не удовлетворяют возросшим требованиям к динамической, точности петектирования и применение их в настоящее время весьма ограничено.Известно также устройство цифрофазового синтеза, которое в значительной степени устраняет этот недостаф ток. Устройство основано на применении делителя частоты с дробным переменным коэффициентом деления и цепикомпенсации помех дробности, в которой аналоговый сигнал фазового де.тектора суммируется с Функцией накопления дробной части коэффициента деления, также преобразованной в аналоговую Форму 2,1Однако точность детектирования вэтом случае определяется остаточным(нескомпенснрованным) уровнем помехдробности, который зависит от точности аналогового суммирования и стабильности во времени и в температуре статических характеристик фазового детектора, цифроаналогового преобразователя (ЦАП) и суммирующего устройства.Из-эа этого не удается достичь ус10 15 20 25 30 35 40 50 55 тойчивой компенсации помех дробности до уровня ниже 40 дБ, что чаще всего оказывается недостатоЧным.Наиболее близким по технической сущности к предлагаемому является устройство, содержащее два накопительных регистра, цифровой сумматор и ЦАП.Под действием тактовых импульсов К(1) с частотой 1 содержимое А(С) первого регистра возрастает с каждым тактом на величину А, задаваемую этим числом на кодовом входе регистра. Аналогичным образом действует второй накопительный регистр, формируя функцию В(й), возрастающую на величину В всякий раз при поступлении на его тактовый вход импульсов последовательности дд (й) с часто- . той Г,. На цифровом сумматоре суммируются переменные коды А(1) и В(й) снимаемые соответственно с инверсных выходов первого и второго регист-ра, чем обеспечивается вычитание функций А(й) и 8(й) на выходе сумматора. С помощью ЦАП разность кодов С(й) преобразовывается в аналоговую величйну и поступает на выход устройства.При условии, что 1 8=1 А значение постоянной составляющей на выходе не зависит от времени и определяется эквивалентной разностью фаз импульсных последовательностей д(Т) и 6 В(С). Статическая (при ГА , Г-уО) погрешность детектирования определяется лишь точностью ЦАП, так как погрешность, подаваемая цифровым сумматором в этом случае, рав" на нулю. Высокая статическая точность детектирования (десятиразрядный ЦАП, например, имеет погрешность 10.) является важным достоинством этого устройства по сравнению с известными 3Однако возможности устройства по быстродействию ограничены задержками операций поразрядного суммирования и переносов результатов суммирования из разряда в разряд в цифровом сумматоре. Задержки оказываются значительными, так как на практике А и В многоразрядные двоичные числа (до 12 и более разрядов). Из-за задержек результирующий процесс С(С) на выходе сумматора воспроизводится с погрешностью, заключающейся как в поразрядных искажениях логических уровней "О" и "1", так и в более крупных ошибках, выражающихся в фвыпадании" ступеней величиной А и В из результата суммирования. Дннамическая точность детектированияоказывается удовлетворительной (при.ближающейся к статической) при входных частотах по крайней мере на порядок меньших предельной рабочей частоты цифрового сумматора, из-за чегоиспользование этого устройства напрактике весьма неэффективно.Цель изобретения - расширение функциональных возможностей.Указанная цель достигается т 6 м,что в устройство, содержащее цифроаналоговый преобразователь и два накопительных регистра, тактовые икодовые входы которых подключены соответственно к импульсным и числовымвходам устройства, введены триггери дополнительный старший разряд цифроаналогового преобразователя, подключенный к выходу триггера, входыкоторого соединены с выходами импульсов переполнения накопительных регистров, разрядные выходы которыхпопарно подключены к разрядным входамцифроаналогового преобразователя.На фиг. 1 показана схема предлагаемого устройства; на фиг, 2 - примервыполнения суммирующего ЦАП,Устройство содержит накопительныерегистры 1 и 2, цифроаналоговый преобразователь (ЦАП) 3, дополнительныйстарший разряд ЦАП 4, триггер 5.Схема работает следующим образом.Переменные коды А(1) и В(1) с выходов накопительных регистров 1 и 2поступают на входы цифроаналоговогопреобразователя 3, в котором осуществляется поразрядное (без переносов)суммирование и преобразование кодов,Для устранения скачкообразных приращений выходного аналогового процессав моменты переполнений регистров, вЦАП введен дополнительный старший разряд, подключенный к выходу триггера5. Триггер управляется импульсамипереполнения Р(С)и Р соответствующих регистров 1 и 2. В момент переполнения накопительного регистра 1код А(С) уменьшается на величину Я,равную емкости регистров, а при переполнении регистра 2 код В(1) увеличивается на ту же самую величину, Так как вес введенного старшего разряда ЦАП соответствует величине Ю, для устранения упомянутых скачков достаточнолишь выбрать полярность включения. триггера такой, чтобы при появленииимпульса Рр,Ю он передавал на ЦАП лоформула изобретения Цифровой фазовый детектор, содержащий цифроаналоговый преобразователь и два накопительных регистра, тактовые и кодовые входы которых подключены соответственно к импульсным и числовым входам устройства, о т л и - ч а ю щ и й с я тем, что, с целью расширения функциональных возможностей, в него введены триггер и дополнительный старший разряд цифроаналогового преобразователя, подключенный к выходу триггера, входы которого соединены с выходами импульсов переполнения накопительных регистров, разрядные выходы которых попарно подключены к разрядным входам цифроаналогового преобразователя. Источники информации,принятые во внимание при экспертизе5 871303гический уровень "1", а при появленииимпульса 1 (+,1 - уровень "0",1Каждый 1-ый разряд содержит паруключей Кд; и Кр, управляемых соответствующйми кодами А(й) и В(С), Всего К пар таких ключей. Они подключа ют резисторы 4 К к общей или потея"циальной шинам 1,шины на чертеже непоказаны). Самый старший (.К+1) в .ый разряд содержит один ключ К 1 ,1 и управляется триггером, как было пояснено.Исключение из схемы устройстваинерционного узла цифрового сумматора и введение таких простых узлов,как триггер и дополнительный старший 5разряд ЦАП позволяет достичь динамической точности детектирования, определяемой точностью ЦАП. В предлагаемом устройстве суммирование цифровых функций производится без переносов, из-за чего задержка от разряда к разряду не накапливается.До граничной частоты ЦАП динамическая точность предлагаемого устройства совпадает со статической. Кроме 25того, в результате исключения сложного узла цифрового сумматора устройство значительно упростилось, надежность его повысилась.