Буферное запоминающее устройство

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(51) М. Кл.з 111 С 9/00 Ьсударстаенный комитет СССР во делам изобретений н атнрытийОпубликовано 23.06.81, Бюллетень23 Лата опубликования описания 25.06.81 Е. П. Калачин, А. С. Кремер, А. А. Кузнецов,В. Н, Соболев и О, С. Сосницкий(54) БУФЕРНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО,Изобретение относится к запоминающивг устройствам и может быть использовано ваппаратуре подготовки и обработки циф ровой информации.Известно устройство, которое использует ся для запоминания информации, представ- ленной в виде групп, отделяемых друг от друга граничным кодом. Устройство содержит регистры и схемы управления ими 1),Недостатком этого устройства является невозможность отбраковки оШибочной ин. формации в процессе ее выхода иэ накопи теля.Наиболее близким к изобретению по технической сущности является буферное запоминающее устройство, содержащее регистры сдвига, дешифратор граничного кода, логический коммутатор, реверсивный счетчик и дешифратор нулевого состояния реверсивного счетчика 12.Однако устройство при обнаружении ошибочной информации требует обязательной остановки ее ввода и коррекции ошибочного сообщения. В то же время на практике коррекция ошибочной информации часто производится таким образом,. что забракованные сообщения уже в откорректирован 2ном виде повторяются в конце обрабатываемого массива информации, а сами ошибочные сообщения внутри массива не коррек-, тируются. При этом значительно упрощается технология обработки информации, так как.исключается необходимость проведения резки, склейки и ручной коррекции технического носителя. В этом случае устройство, хотя и обеспечивает вывод только правильных сообщений, но так как алгоритм его работы предусматривает обязательную остановку те устройства на всех ошибочных сообщенияхи возможность возобновления работы только . после коррекции ошибок, то при этом существенно ограничивается скорость вывода информации. тн Указанный недостаток приобретает особое значение в случаях, когда скорость вывода информации из устройства значительно превышает скорость ввода, например в случаях, когда потребителем информации яв,ляется не аппаратура передачи данных (АПД), а ЭВМ, что характерно для автома.тизированных систем обработки информации.При этом прерывание вывода информации во время остановок иа ошибочных сообще.45 50 55 цц 51 Х СсБГЕС ГБГГБНГ 5 СццжаГ 1 быстроДЕЙСТБИЕБССИ С 1 СЕсГГЛ.1 ГелГ, и гобретеция - - повышение быстроГРс 1151 УстРОЙГБ ББПоставленная цс.ь достигается тем, чтоВ буфсрПОГ ЗццомццсцОцЕЕ уСтрОйСтВО, СОдержащсе регистра сдвига, блок регистровсдшГга, коммутатор информационных сигналов и коммутатор тактовых сигналов, причемВыходы блока регис Гров сдвига подключеныи Входам коммутатора и цфор ма пиошпяхсГГцс 1 ЛОБ, Быхолы кОт 01 зого 51 Вляютс 5 Вьходами устройства, уцравляюгций Вход блокарегистри сдвига соединен с выходом коммутатора тактовых сигналов, входы регистраСДБ 11 гсз 5 БЛ 51 ОТСЯ ВХОДБМИ УсРОЦСТВс 1, ББЕдецы группа эгсмецтов И и элемецты ИЛИ,1-1 Е ц 11, ГГрцЧЕМ ГБформс 1 Б,ИОББЫЕ ВХОДЫэлеснтов 11 группы подключены к выходамрегистра сдвц.11, управляющие входык первому управля 1 ОГГГему входу устройстваи первому входу первого элемента И, авыходы -- к Входам блока регистра сдвига,первый Вход второго элемента И соединенс ходом элемента НЕ и выходом элементаИЛИ, Входы которого подключены к Выходам блока регисгров сдвига, выходы первогон второго элементов И подключены соответственно к управляющим входам регистраСДВИГа Ц КОММУТБТОРс ЦцфОРМБЦИОЦЦЫХ СИГпалов, вторые входы второго и первого элементов И соединены соответственно с вторым управл 5 цощим входом устройства ивыходом коммутатора тактовых сигналов,Однц из входов которого соединен с выходомэлемента 1-1 Е, а другие - соответственнос первым, третьим и четвертым входамиустройства.На чертеже представлена структурнаясхема буферного запоминающего устройства,Устройство содержит регистр 1 сдвига,группу элементов 2 И, коммутатор 3 информационных сигналов, первый элемент 4 Икоммутатор 5 тактовых сигналов, элемент 6НЕ, Второй элемент 7 И, элемент 8 ИЛИи блок 9 регистров сдвига, представляющийпоследовательно соединенные регистрысдвига.Информационные входы элементов 2 Иподключены к выходам регистра 1 сдвига,управляющие входы - к первому управляющему входу 10. устройства и первому входуэлемента 4 И, а выходы - к входам. блока 9.Первый вход элемента 7 И соединен с входом элемента 6 НЕ и выходом элемента 8ИЛИ, входы которого подключены к выходам блока 9. Выходы элементов 4 и 7 Иподключены соответственно к управляющимвходам регистра 1 и коммутатора 3. Вторыевходы элементов 7 и 4 И соединены соответственно с вторым управляющим входом 11 устройства и выходом коммутатора 5,один из входов которого соединен с выходомэлемента 6 НЕ, а другие - соответственнос первым 10, третьим 12 и четвертым 13входами устройства,5 10 15 20 25 зо 35 40 Буферное запомнивонее устройство работает следующим образом.В исходном состоянии регистрыи 9 сдвига установлены в нулс вое положение, а коммутатор 5 обеспечивает синхронизацию тактов управления всеми разрядами регистров от сигналов устройства ввода информации, поступающими на вход 12 (сицхроимпульсы СИ). Коммутатор 3 запрещает Вывод информации, элементы 2 И открыты.Информация от устройства считывания, начиная с граничного кода, поразрядно записывается в регистр 1 сдвига. В момент появления второго граничного кода, который свидетельствует о конце первого сообщения, производится переключение тактов управления. При этом подача тактов управления ца первые разряды регистрови 9 сдвига запрещается элементои 4 И, элементы 2 И закрыва 1 отся, а синхронизация тактов управления осуществляется от сигналов устройства вывода инфорМации, поступающих на вход 3 (синхросимволы ТВЧ) через коммутатор 5. При этом ввод нового сообщения в регистры 1 и 9 сдвига прекращается, а записанное сообщение продвигается по регистрам 1 и 9 сдвига тактами ТВЧ ив момент появления на их выходе граничного кода элемент 8 ИЛИ вырабатывает сигнал по которому разрешается вывод информации через коммутатор 3. Действие этого сигнала продолжается до тех пор, пока хотя бы ца одном из выходов регистров 1 и 9 присутствует единичный потенциал, что свидетельствует о наличии в них информации. В момент, когда на всех выходах регистров 1 и 9 устанавливаются нулевые потенциалы (информации нет), действие сигнала на выходе элемента 8 ИЛИ прекращается и через элемент 6 НЕ производится переключение тактов управления от ТВЧ к СИ. В этот же,момент прекращается действие сигнала на входе 10, т. е. сигнала граничного .кода устройства, и устройство принимает исходное состояние В случае отсутствия ошибочных сообщений процесс ввода-вывода информации через устройство повторяется аналогично описанному.В случае обнаружения ошибочного сообщения в момент появления сигнала на входе 10 устройства по другому его входу 1 поступает сигнал, который с помощью элементаИ запрещает прохождение разрешающего сигнала с выхода элемента 8 ИЛИ ца вход коммутатора 3, а следовательно, и ввод ошибочного сообщения из устройства. Ошибочное сообщение выводится из регистров 1 и 9 сдвига, но к потребителю не поступает. В момент окончания вывода его из регистров 1 и 9 сигналом с выхода элемента 8 ИЛИ через элемент 6 НЕ производится переключение тактов управления и устройство принимает исходное состояние.Таким образом, предлагаемое буферное запоминающее устройство, используя для841038 формула изобретения Составитель В. РудакТехред А. БойкасТираж 645Государственного комитетаелам изобретений и открысква, Ж - 35, Раушскаи набаПатент, г. Ужгород. ул. П КорректорПодписноеСССР ароши Г. Кацалап78/79ВНИИПпо3035, МФилиал ППП елактор аказ 47 д. 4/5роектнаи вывода информации короткие остановки в конце каждого сообцения, обеспечивает вывод только правильной информации без остановок для коррекции ошибочных сообцений. Буферное запоминающее устройство, содержащее регистр сдвига, блок регистров сдвига, коммутатор информационных сигналов и коммутатор тактовых сигналов, причем выходы блока регистров сдвига подключены к . входам коммутатора информационных сигналов, выходы которого являются выходами устройства, управляющий вход блока регистра сдвига соединен с выходом коммутатора тактовых сигналов, входы регистра сдвига являются входами устройства, отличаюи 4 ееся тем, что, с целью повышения быстродействия, оно содержит группу элементов И и элементы ИЛИ, НЕ и И, причем информационные входы элементов И группы подключены к выходам регистра сдвига,управляющие входы - к первому управляющему входу устройства и первому входупервого элемента И, а выходы - к входамблока регистров сдвига, первый вход второгоэлемента И соединен с входом элемента НЕ5 и выходом элемента ИЛИ, входы которогоподключены к выходам блока регистровсдвига, выходы первого и второго элементовИ подключенысоответственно, к управляющим входам регистра сдвига и коммутатораинформационных сигналов, вторые входывторого и первого элементов И соединены,соответственно,вторым управляющим входом устройства и выходом коммутаторатактовых сигналов, один из входов которогосоединен с выходоь элемента НЕ, а другиет5 соответственнос первым, третьим и четвертым входами устройства.Источники информации,принятые во внимание прп экспертизе. Патент США йа 3469085, кл. 340-172.5,опублик. 1968.2. Авторское свидетельство СССР по заявке Ма 2564222/18-24, кл. 6 11 С 900, 1977