Устройство для контроля цифровыхблоков

Сфез Сфветскнх Сфцналнстмческнк Веспубпнк(22) Заявлено 130379 (2) 2736563/18-24 (51)М. КЛ с присоединением заявки йо(23) Приоритет 0 06 Г 15/4 б Государственный комитет СССР по дедам изобретений и открытий(71) Заявитель Ульяновский политехнический институт 2(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВИзобретение относится к вычислительной технике.Известно устройство для контроля цифровых блоков, содержащее блок ввода, блок памяти, блок сравнения, блок индикации, блок управления, регистр настройки и коммутатор 11 .Однако известное устройство имеет низкую достоверность контроля, поскольку выходные микросхемы контролируемого цифрового блока находятся не в реальном рабочем режиме и не производится контроль параметров логических элементов относительно заданных допусков. 15Известно также устройство для контроля цифровых блоков, содержащее блок ввода, блок управления, подключенный первым входом к выходу блока сравнения, первым выходом - к 20 выходу блока индикации, а вторым выходом - через первый регистр к выводам контролируемого цифрового блока, связанным через коммутатор с первым входом компаратора, второй 25 вход которого соединен с выходом блока эталонова выход -с вторым входом блока управления, Это устрой" ство наряду с функциональным контролем обеспечивает контроль выходных 30 уровней под нагрузкой относительнозаданных допусков 12,Недостатком известного устройства является низкое быстродействиевследствие необходимости последовательного опроса контролируемого цифрового блока по всем выводам в каждойподпрограмме контроля, что особенносказывается при относительно маломбыстродействии коммутатора по сравнению со временем Функционального контроляаЦель изобретения - повышение быстродействия устройства для контроляцифровых блоков,Цель достигается тем, что в устройство для контроля цифровых блоков,содержащее блок ввода, блок управления, подключенный первым входомк выходу блока сравнения, первым выходом - к входу блока индикации, авторым выходом - через первый регистрк выходам контролируемого цифровогоблока, связанным через коммутатор спервым входом компаратора, второй входкоторого соединен с выходом блоказадания эталонов, а выход - с вторымвходом блока управления, введеныблок памяти, второй регистр, третийрегистр, дешифратор и последователь"но включенные четвертый регистр, пятый регистр, задатчик нагрузки, подключенный выходом к второму входу коммутатора, выход второго регистра подключен к первому входу блока сравнения и первому входу третьего регистра, выход которого связан со вторым входом блока сравнения и через дешифратор с третьим входом коммутатора, первые входы второго, четвертого регистров и вторые входы третьего и пятого регистров связаны с соответствующими выходами блока управления, третий вход которого связан через блок памяти с выходом блока ввода.На чертеже показана функциональ ная схема предлагаемого устройства.Устройство для контроля цифровых блоков 1 содержит блок 2 ввода, блок 3 памяти, блок 4 управления, блок 5 индикации, блок 6 задания эталонов, блок 7 сравнения, первый, второй, третий, четвертый и пятый регистры 8 - 12, коммутатор 13, дешифратор 14, задатчик 15 нагрузок и компаратор 16. Блок 2 ввода предназначен для ввода информации с первичного носителя информации в блок 3 памяти, служащий для хранения программы. Блок 3 Зр памяти может, например, представлять собой накопитель на магнитном барабане. Блок 4 управления служит для управления устройством для контроля цифровых блоков в целом. Блок 5 индикации служит для индикации результата контроля. Блок 6 задания эталонов задает верхние и нижние пределы параметров для сравнения их компаратором 16 с аналоговыми сигналами контролируемого цифрового бло ка 1, поступающими через коммутатор 13. Блок 7 служит для сравнения логических состояний регистров 9 и 10. Регистр 8 совместно с блоком 4 управления предназначен для функциональ- щ ного контроля контролируемого цифрового блока 1. Регистр 9 служит для последовательного приема номеров выходов блока 1, а регистр 10 хранит номер контролируемого выхода бло- ур ка 1. Регистр 12 служит для хранения величины нагрузки контролируемого выхода, а регистр 11 - для хранения величины нагрузки последующего проверяемого выхода. Дешифратор 14 служйт для преобразования двоичного кода, хранимого в регистре 10 в унитарный код, который управляет коммутатором 13. Задатчик нагрузки 15 задает через коммутатор 13 необходимую нагрузку контролируемому ЬО цифровому блоку, величина которой записана в регистре 12, и представляет собой набор шифраторов тока, ток которых соответствует входномудвоичному коду. 65 Программа контроля блока 1, в качестве носителя которой может быть выбрана, например, перфолента, состоит из двух частей, Первая часть имеет длину, равную и строк, где и-максимальное число выводов блока 1. В этой части программы номер строки соответствует номеру вывода блока 1, а каждая строка содержит либо признак выхода и величину нагрузки по Нему, либо признак входа. Свободные выводы обозначают как входы. Вторая часть программы контроля состоит из элементарных тестов, проверяющих блок 1 на функционирование. Каждый тест содержит число строк, зависяшее от количества изменений логических состояний выводов блока 1 от теста к тесту. После каждого теста размещена команда "Проверка", а в конце программы - команда "Конец,контроля".Устройство для контроля цифровых блоков работает следующим образом.Блок 2 вводит информацию с перфоленты в блок 3 с сохранением последовательности строк и числа разрядов в строке. После размещения первой и второй частей программы контроля в блоке 3 адреса входов из первой части программы контроля поступают через блок 4 в регистр 8 для подключения к нему входов блока 1. Адреса выходов через блок 4 поступают в регистр 9, а нагрузка, записанная по этому адресу, - в регистр 11. После записи первого по программе адреса выхода блока 1 и нагрузки по нему дальнейший прием в регистры 9 и 11 блок 4 прекращает. С поступлением второй части программы устройство для контроля цифровых блоков производит с использованием блоков 4, 5 и 8 функциональный контроль блока 1. В случае неисправности блока 1 блок 4 выдает на блок 5 информацию о номере неисправного вывода. Если проверяемый блок функционирует правильно, то по команде "Конец контроля" номер адреса выхода из регистра 9 поступает в регистр 10, а величина нагрузки из регистра 11 - в регистр 12, вследствие чего регистр 12 задает код нагрузки на задатчик нагрузки 15, последний задает нагрузку через коммутатор 13 на соответствующий вывод блока 1. Коммутатором 13 управляет регистр 10 через дешифратор 14. После подключения нагрузки к блоку 1 блок 4 производит нулевую установку регистров 9 и 11. При повторном поступлении первой части программы контроля адреса выходов через блок 4 поступают в регистр 9, а величина нагрузки - в регистр 11. При равенстве состояний регистров 9 и 10 из блока 7 в блок 4 поступает сигнал, обеспечивающий хранение в регистре 9 следующего после совпале796860 ния номера адреса, а в регистре 11 величины нагрузки к нему до команды "Конец контроля". На протяжении второй части программы компаратор 16 производит контроль верхнего и нижнего уровней подключенного выхода блока 1 относительно допусков, заданных блоком 6, В случае неисправности блока 1 по контролируемому выходу по сигналу с компаратора 16 блок 4 прекращает контроль и выдает на блок 5 информацию о неисправности. Если же о уровни контролируемого выхода входят з допуски, то по команде "Конец конгроля" блок 4 переписывает состояние регистров 9 и 11 соответственно в регистры 10 и 12. При повторном по ступлении программы из блока 3 цикл повторяется до тех пор, пока не будут проконтролированы все выходы бло ка 1. После чего блок 4 контроль прекращает. 20Таким образом, эа счет введения блока памяти, второго и третьего регистров, дешифратора и последовательно включенных четвертого регистра, пятого регистра и задатчика нагрузок и записи параметров лишь в первой части программы, что позволяет производить лишь одну коммута" цию каждого контролируемого вывода к задатчику нагрузки в течение всего времени контроля, обеспечивается повышение быстродействия, особенно при большом отношении времени коммутации вывода к времени подачи теста.Формула изобретенияУстройство для контроля цифровых блоков, содержащее блок ввода, блок управления, подключенный первым входом к выходу блока сравнения, первым выходом - к входу блока индикации, а вторым выходом - через первыйрегистр к выходам контролируемогоцифрового блока, связанным через коммутатор с первым входом компараторавторой вход которого соединен с выходом блока задания эталонов, а выход - с вторым входом блока управле"ния, о т л и ч а ю щ е е с я тем, чтос целью повышения быстродействия вустройство введены блок памяти, второй регистр, третий регистр, дешифратор и последовательно включенные четвертый регистр, пятый регистр, задатчик нагрузки, подключенный выходомк второму входу коммутатора, выходвторого регистра подключен к первомувходу блока сравнения и первому входу третьего регистра, выход которого связан со вторым входом блокасравнения и через дешифратор с третьим входом коммутатора, первые входывторого, четвертого регистров и вторые входы третьего и пятого регистровсвязаны с соответствующими выходамиблока управления, третий вход которого связан через блок памяти с выхо"дом блока ввода. Источники информации,принятые во внимание при экспертизе .1. Авторское свидетельство СССРР 498619, кл. 0 06 Г 11/00, 19782. Авторское свидетельство СССРР 378852, кл. 6 06 Р 11/00, 1973(прототип). ВНИИПИ Заказ 9771/6 Тираж 754 Подписное илиал ППП "Патент",