Цифровой регулятор

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик. (22) Заявлено 090178 (2) 2568143/18-24с присоединением заявки МВ(51)М. К . С 05 В 11/00 Госуларстяенный комитет СССР но велим июбретений и открытий(7) Заявитель Ордена Ленина институт кибернетики АН УССР(54) ЦИФРОВОЙ РЕГУЛЯТОР Изобретение относится к цифровой вычислительной технике и предназначено для использования в системах управления различного назначения, содержащих управляющую ЦВМ, и в частности в системах управления виброиспытаниями изделий.Известны цифровые итерационные регуляторы 1, реализующие средства-О ми цифровой вычислительной техники алгоритм вида где О - в-мерный вектор, компонентами которого являются значения управляющих сигналов на и-м шаге итераций (щ - число этих сигналов); Е = Х - Хф) - а-мерный вектор, компсглентами котороо вляютс разности на и-м шаге между истинными (Х) и заданными (ХР) значениями выходных сигналов объекта, Г= Г (Ои и) - некоторая функциональная матрица размерности (вщ), конкретный вид элементов-функций которой выбирается из условия сходимости и качества переходного процесса в системе управления, исходя из наличия априорной и накопленной информацииоб объекте управления и действующих на него возмущений.Наиболее близким по технической сущности к предложенному техническому решению является цифровой итерационный матричный регулятор, содержащий последовательно соединенные первый матричный усилитель, цифровой дискретный интегратор и запоминающее устройство, выход которого подключен к первому матричному усилителю.В известном итерационном матричном регуляторе для умножения вектора строки Е, на матрицу Гп необходимо выполнить в операций умножения чис-, ла на число, что и определяет быстродействие регулятораКроме того, запоминающее устройство должно иметь объем памяти, необходимый для хранения значений о элементов функций матрицы Г(О., и).При достаточно больших размерностях систеьхт, т.е. больших величинах в, эти обстоятельства ограничивают возможности технической реализации и использования подобного регулятора.Цель изобретения - повышение быстродействия регулятора и уменьшениетребуемого объема памяти запоминающего устройства.Поставленная цель достигаетсятем, что в известное устройство введен второй матричный усилитель, входкоторого подключен к выходу запоминающего устройства, а выход - к входу первого матричного усилителя.На чертеже изображена структурнаясхема предлагаемого цифрового итерационного матричного регулятора, содержащего запоминающее устройство 1,цифровой дискретный интегратор 2, первый 3 и второй 4 матричные усилители.Предлагаемый итерационный матричный регулятор реализует средствамицифровой вычислительной техники итерационный матричный алгоритмл лг. Ои = Ои 1пЕи.1 и (2)л лф 1 и1,и 1где О , О- матрицы управляющих 2 Овоздействий размерности Кг,матрица отклонений выходных сигналов объекта управленияот заданной размерности 1г,Г, и= Г, (Ои) - Функциональная матрица размера гг,Г , и= Г 2(Ои и) - Функциональнаяматрица размера 1 сМ,причем Г, =Гт,иГ 2, а щ =г,где символомобозначено прямое иликропекеровское произведение матриц,а а - размерность векторов Оп, Оп ,Е, в алгоритме (1).Алгоритм (2) эквивалентен алгоритму (1) в том счщсле, что если иээлементов матриц О, О, и Еи., составить соответствующим образоквекторы О, О и Е то при данной матрице Г значения компонентуправляющих воздействий будут одинаковыми4 ОАлгоритм (2) применим для объектов управления, описываемых лннейнымьматричными уравнениями видаД 2 ОД45лгде Хи- матрица выходных координат объекта размерности (1 сг);д и д - невырожденные числовыематрицы размерности щгг и 1 сМ соответственно.Регулятор работает следующим образом.На каждом такте итераций на входматричного усилителя 4 из измерительного устройства поступает некоторая числовая матрица, компонентыкоторой представляют собой разностимежду истинными и заданными величинами выходных сигналов объекта управ- ЙОления. В общем случае эти числа могут быть и комплексными, если выходными сигналами служат некоторыекомплексные величины. Здесь матрицаошибок умножается на матрицу передач 6 матричного усилителя 4, значения элементов-передач которой выставляются автоматически с помощью запоминающего устройства 1, а результирующая матрица при передаче на вход матричного усилителя 3 транспонируется. Далее аналогично организуется прохождение сигналов через матричный усилитель 3 и переда-. ча их на вход цифрового дискретного интегратора 2, В цифровом дискретном интеграторе они суммируются позлементно со значениями, полученными на предыдущем такте управления, и их результирующие значения подаются как управляющие сигналы на вход исполнительных элементов. Эти же значения подаются также и на вход запоминающего устройства 1, которое соответственно задает значения матриц передач матричных усилителей 3, 4 на следующем такте итераций.Хотя алгоритмы (1) и (2) эквивалентны с математической точки зрения, с точки зрения технической реализации и Функционирования соответствующего регулятора матричный алгоритм (2) оказывается более предпочтительным по сравнению с алгоритмом (1). Действительно, на каждом шаге итераций в цифровом итерационном матричном регуляторе выполняется Мг(г + 1) операций умножения числа на число (к г операций в усилителе 4 и г 1 операций в усилителе 3 при умножении матриц соответствующих размерностей: (к к г) на (гг) и (г я 1 с) на (М1), В то же время в прототипе (при в = М я г) это количество равно щ = 1 г опера 2 2 2 ций умножения числа на число (при умножении матрицы размерности (ве) на щ-мерный вектор). Поэтому при К , г, г2 и Е + г4 быстродействие предлагаемого итерационного матричного регулятора вьпде, чем у прототипа, так как в этом случае кг(г + + )Рг 2.Кроме того, так как количество элементов матриц Г 1 и и Г 2 и, значения которых в данном случае необходимо хранить в памяти запоминающего устройства вместо значений элементов матрицы Г, равно М + г, а количество элементов матрицы Ги равно пР= юг, то при Ъ 2 ггг и + г)4 получим, что с 2 + г 21.М г, т.е. в этом случае для функционирования цифрового итерационного матричного регулятора требуется меньший объем, памяти запоминающего устройства, чем при том же значении щ для прототипа.Иэ приведенных неравенств следует, что укаэанные преимущества резко возрастают при увеличении числа сигналов ошибок а.Формула изобретенияцифровой регулятЬр, содержащий последовательно соединенные первый763847 Составитель Г.НефедоваТехред Н.Граб КорректорГ.Назарова Редактор Т,Орловская Заказ 6280/40 Тираж 956 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 матричный усилитель, цифровой диск-ретный интегратор и запоминающееустройство, выход которого подключен к первому матричному усилителю,о т л и ч а ю щ и й с я тем, что, сцелью повышения быстродействия, внего введен. второй матричный усилитель, вход которого подключен к выходу запоминающего устройства, авыход - к входу первого матричногоусилителя.Источники информации,принятые во внимание при экспертизе1. Ципкин Я.З. Адаптация и обучение в автоматических системах. М.,