Запоминающий элемент

ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоцкалистическмхРеспублик 11 1 746726до делам изобретений и открытий(71) Заявитель Таганрогский радиотехнический институтим. В. Д, Калмыкова(54) ЗАПОМИНАЮШИЙ ЭЛЕМЕНТИзобретение относится к вычислительной технике и предназначено для использования в монолитных интегральных запоминающих устройства:. различного назначения.Известен запоминающий элемент на взаимодополняющих МДП-транзисторах статического типа для интегральных запоминающих устройств, содержащий два интегратора, сбьединенных перекрестными связями, представляющих собственно триггер и схему управления, состоящую из четырех дополнительных транзисторов )11Недостаток этого запоминающего эле;мента - большое количество шин (две шины питания и три информационные) и сложная схема управления. При реализации такого запоминающего элемента в интегральном исполнении увеличивается занимаемая площадь на кристалле полупроводника и снижается надежность работы.Известны еще четыре типа запоминающих элементов на взаимодополняющих. 2МДП-транзисторах, содержащих собственно триггер и схему управления. Они отличаются друг от друга количеством транзисторов в схеме управления и количеством управляюпатх шин )21Однако даже наиболее простой иэ этихэлементов, состоящий из триггера и одного транзистора управления, содержитдве шины питания и две информационные(управляющие) шины.10Наиболее близким к предлагаемому является.запомииаюший элемент статического типа на взаимодополняющих МДП-транзисторах, который содержит два инверторв 15на взаимодополняющих МДП-транзисторах,объединенных перекрестными связями, идополнительный управляющий МДП-транзистор, сток которого соединен со среднейточкой одного иэ инверторов, в исток изатвор подключены, соответственно, кразрядной и адресной шинам. В режимехранения информации на затворе управлякщего транзистора поддерживается положительный потеНцивл, который закрывает3 7467 транзистор. При записи информации на адресную шину подается импульс отрицательной, а йа разрядную - положительной полярности при записи кода "1 или нулевой при записи кода "О. Считывание информации5 осуществляется подачей импульса отрицательной полярности в адресную шину. Величина считывающего импульса еыбирается . из условия неразрушаюшего считывания (Оч=0,5-1,5 В). Этот запоминающий элемент потребляет очень малую мощность при хранении информации (единицы микро- ватт) и имеет достаточно высокое быстродействие 31Недостатки этого элемента заключаются в том, что он имеет большое количество шин (две шины питания, адресную и разрядную шины) и сложен в управлении, поскольку для его нормальной работы требуется подавать сигналы упрввленияф сов падающие во времени в адресной и разрядной шинах, одновременно от двух формирующих устройств. При создании функциональных запоминающих уздов бодьшой емкости в интегральном исполнении на та ккх элементах увеличивается занимаемая площадь на кристалле и паразитные емко- сти, снижается быстродействие и надежность.Цель изобретения - упрощение запоминающего элемента и повышение его быстродействия зв счет уменьшения паразитных емкостей.Поставленная цель достигается тем, что в запоминающий элемент, содержащий два инвертора, включенных по триггерной схеме и выполненных на МДП-транзисторах, шины управления и шины питания, введен элемент с нелинейной характеристикой, например стабидитрон, анод стабили трона подключен к столу второго МДП- транзистора, второго инвертора, исток которого соединен с катодом стабилитронв, а шины управления соедйнены с шинамипитания, 45На чертеже цредставленв электрическая схема запоминающего элемента.Запоминающий элемент состоит из двух инверторов, первый из которых выполнен на МДП-гранзисторах 1,2, второй - на МДП-транзисторах 3,4, элемента с напинейчой характеристикой, например стабилитрона 5, шин 6, 7 питания. Транзисторы в инверторах выбирают таким образом, что отношение произведения суммарной проводимости транзистора 4 и шунтирующего его стабилитрона 5 на проводимость транзистора 1 противополо 26 4жного типа в соседнем инверторе к произведению проводимостей двух другихтранзисторов 2 и 3, меньше единицы принапряжении равном или меньше напряжения хранения, в при напряжении равномили большем напряжения записи это отношение больше единицы,Запоминающий элемент работает следующим образом,В режиме храненияинформации на шине 6 поддерживается положительный потенциал Охрс величина которого боль-фше порогового напряжения каждого изтранзисторов 1,2,3,4 и меньше напряжения открывания ствбилитрона 5. Если взапоминающем элементе хранится код "1,то этому соответствует низкий потенциална выходе первого кнверторв (сток транзистора 1) и высокий - нв выходе второго(сток транзистора 4), При записи кодаО" в шину 6 подается подожительныйимпульс, величина которого превышаетнапряжение открывания стабилитронв.,Тода стабилитрон открывается и шунтируеттранзистор 4. При этом напряжение навыходе второго инвертора уменьшается итриггер переходит во второе устойчивоесостояние, т.е. устанавливается низкий потенциал на выходе второго инвертора ивысокий - на выходе первого. При снятииимпульса триггер сохраняет это состояние.Дпя записи кода "1" в шину 6 подаетсяимпульс отрицательной полярности, величина которого уменьшается от Охр щдо Опри этом триггер перебрасывается в состояние "1" за счет того, что отношениепроизведения суммарной проводимоститранзистора 4 и шунтирующего его стабилитрона 5 на проводимость транзистора 1к произведению проводимостей двух другихтранзисторов 2 и 3 меньше единицы.Считывание информации осуществляетсяподачей импульса. положительной полярности в шину 6, амплитуда которого выбирается из условия неразрушвющего считыва-ния (Осц = 0,7 Охрон.), при этом в шине течет большой информационный ток, если в триггере хранится код1", а малыйесли в триггере код "О". Таким образом, использование в запоминающем элементе с нелинейной характеристикой ствбилитрона позволяет сократить общее количество информационных шин до минимального (две шины, включая шины источника питания), упростить управление запоминающим элементом и получить положительный технико-экономический эффект.ВторойинФертор Упр и ерт УХ авитель А. Воронинд Л, Теспюк Ко Редактор Л. Алексеенко Техре рректор Н. Стец Тираж 662Пударственного комитетам изобретений и открытийа, Ж, Раушская наб 1 12-22 ОНИИПИ Гос по дела 113035, Москв/5 Ужгород, ул. Проектная; 4 ППП Патент 5 7467Лабораторные испытания модели запоминающего элемента на промышленных интегральных схемах показали, устойчивую работу в широком интервале измерения входных сигналов. Статические и, динаьече ские параметры запоминающего элемента определялись типом используемых микро схем, а кх конкретная величина лежала в тех пределах, которые оговаривались в ТУ на микросхемы, ОИспользование таких запоминающих элементов при построении интегральных функциональных узлов достаточно большой емкости позволит уменьшить занимаемую плошадь на кристалле в 2,5-3 раза, снизить паразитные емкости и уменьшить удельную потребляемую мощность,формула изобретения 2 о Запоминающий элемент, содержащий два инвертора, включенных по триггерной схеме и выполненных на МДП-транзисторах,26 6шины управления и шины питания, о т л ич а ю щ и й с я тем,что,с целью упрощения запоминающего элемента и повыше-ния его быстродействия за счет уменьшения паразитных емкостей, в него введенэлемейт" с нелинейной характеристикой,например стабилитрон, анод стабилитронаподключен к стоку второго МДП.транзистора, второго инвертора, исток которогосоединен с катодом стабилитрона, а шиныуправления соединены с шинами питания.Источники информациипринятые во внимание при экспертизе1, Микроэлектроника. Сборник подред. Ф. В. Лукина, вып. 3, Советскоерадио", 1969, с. 210-233.2. Микроэлектроника . Сб орник подред. ф. В. Лукина, вып. 5, Советскоерадио, 1972, с. 128-149,3. Брошюра - Шебанин В. В. и др.Интегральные функциональные узлы длязапоминающих устройств. Серия Элементы ГЭА", "Советское радио", М.,1976 (прототип).