Вероятностное суммирующее устройство

пф"е. т,мф" ЧЕСКаЛф 0 д потр цБ,ОПИСАНИИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ВТВПЬСТВУ Сфюа СеаетсникСоциалистическихРеспублик 1 737948(22) Заявлено 240375 (21) 2116745/18-24с присоединением заявки Мо(23) Приоритет -6 06 Р 7/38 Государствеиный комитет СССР по делам изобретений и открытий(.088, 8) Дата опубликования описания 3005,802,Изобретение относится к областивычислительной техники и может бытьисйользовано в стохастических вычислительных машинах для сложения чисел,представленных в двоичной форме,Известны устройства для сложения. вычитания, работающие по вероятност-но-импульсному принципу 1.Однако быстродействие этих: устройств ограничено.Наиболее совершенным являетсявероятностное суммирующее устройство, содержащее по числу слагаемыхи-разрядные регистры,.группы коммутаторов, первые входы каждой группы 5коммутаторов соединены с выходамиодноименного и-разрядного регистра,К - входовой элемент ИЛИ, выходкоторого подключен к счетному входусчетчика, и первую группу элементов И (23,В этом устройстве исходные числа,представляющие суммируемые числа,преобразуются в случайные последовательности с вероятностью появления импульса, пропорциональной исходным числам. Указанный метод кодирования позволяет применять дизъюнктор для сложения двоичных чисел,что существенно упрощает схему суммирующего устройства.Однако при представлении суммирующих чисел случайными последовательностями, точность вычисленийнаходится в зависимости от длиныдекодируемой последовательности,представляющей результат вычислений,Поэтому достижение высокой точностйрезультата вычислений приводит кзначительному снижению быстродействия устройства.Цель изобретения - повьваениебыстродействия,Поставленная цель достигаетсятем, что устройство содержит вторуюгруйпу элементов И, группу элементов ИЛИ, группу сумматоров по модулю два, дешифратор и и-разрядныйсдвиговый регистр с обратной связью,единичный выход старшего разрядакоторого соединен со вторыми входамипервых коммутаторов каждой группы,единичные выходы других разрядовсдвигового регистра с обратной связьюподключены соответственно к однимвходам первой группы элементов идругие входы каждого из которых соединены с нулевыми выходами одноименного и всех предыдущих разрядовсдвигового регистра с,обратнойсвязью, выходы элементов И первойгруппы подключены соответственноко вторым входам коммутаторов,кроме первых, выход элемента Ймладшего разрядапервой группы соединен с управляющим входом счетчика, вход каждого элемента ИЛИ соединен соответственно с выходом соответствующего коммутатора, выход каждого элемента ИЛИ подключен к первому входу соответствующего элементаИ второй группы, выходы которых подключены ко входам К-входовогоэлемента ИЛИ, вторые входы элементов И второй группы через дешифратор соединеныс выходами сумматоровпо модулю два, первый вход каждого:,из которых соединен с единичнымвыходом соответствующего разрядасдвигового регистра с обратнойсвязью, второй вход каждого сумматора по модулю два подключен к еди-ничному выходу последующего разрядасдвигового регистра с обратнойсвязью,Блок-схема устройства приведена на чертеже.Устройство содержит и-разрядные регистры 1 по числу слагаемых, сдвм.говый регистр с обратной связью 2, группу элементов И 3, группу коммутаторов 4, группу элементов 5 ИЛИ,группу сумматоров по модулю два б дешифратор 7,группу элементов И 8,К- входовой элемент 9 ИЛИ и счетчик 10. Вйходы сдвигового регистра 2 подключены ко входам сумматоров по модулю два б и через элементы 3 И - ко вторым входам коммутаторов 4. Первые входы коммуматоров 4 соединены с выходами п-разрядных регистров 1. Выходы коммуматоров 4 через элементы 5 ЙЛИ подключены к первым входЗм элементов 8 И, вторые входы которых через дешифратор 7 подключенык выходам сумматоров по модулю два б, а выходы элементов 8 И соединены совходами К-входового элемента 9 ИЛИ,: выход которого соедйнен со счетным входом счетчика 10.Устройство работает следующим образом.С помощью сдвигового регистра с обрати й связью 2, группы элементов 3 И, г уппы коммутаторов 4 и группы элемен в 5 ИЛИ двоичные коды чисел, содержащиеся в регистрах 1, преОбраэуются в К псевдослучайных последователей, математическое ожидание каждой из которых пропорционально соответствующему, суммируемому, числу.С помощью сдвигового регистра 2, сумматоров по модулю два б, дешифратора 7 и элементов 8 И образуются К несовместных в одном такте псевдослучайнйх последовательностей, мате рых пропорционально произведениюсоответствующего суммирующего числана весовой коэффициент 2, где1. - является целой частью 1 оуК,Операция сложения псевдослучайных последовательностей выполняетсяК-входовым элементом ИЛИ, к выходукоторого подключен счетчик 10, коммутируемый на максимальный периодсдвигового регистра 2 и воспроизводящий в двоичном коде результатоперации сложения К двоичных чисел,Применение сдвигового регистраС линейной обратной связью, элементов И, а также сумматоров по модулюцва, подключенных к дешифратору,цает возможность представлениядвоичных чисел несовместными псевдослучайнЫми тактированными последовательностями, имеющими период дли ной,2 -1 тактов, что позволяетпроизводить операцию сложения Кдвоичных чисел с помощью К-входовогоэлемента ИЛИ за 2 -1 тактов (и.число разрядов двоичных чисел и сдвигового регистра), при этом погрешностьрезультата вычислений не превышаетвеличины 2 .При заданной точности вычислений,определяющей разрядность, быстродействие данного устройства превышаетбыстродействие известных псевдостохастических устройств. Формула изобретения 45 50 60 матическое ожидание каждой из котоГ Псевдостохастическое суммирующее устройство, содержащее по числу слагаемых и- разрядные регистры, группы коммутаторов, первые входы каждой группы коммутаторов соединены с, выходами одноименного п-разрядного регистра, К-входовой элемент ИЛИ, выход которого подключен к счетному входу счетчика, и пер- ,вую группу элементов И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены вторая группа элементов И, группа элементов ИЛИ, группа сумматоров по модулю два, дешифратор и и-разрядный сдвиговый регистр с обратной связью, единичный выход старшего разряда которого соединен со вторыми входами первых коммуматоров каждой группы, единичные выходы других разрядов сдвигового регистра с обратной связью подключены соответственно к одним входам первойгруппы элементов И, другие входы каждой из которых соединены с нулевйми выходами одноименного и всех предыдущих разрядов сдвигового регистра с обратной связью, выходы элементов И первой группы подключены соответственно ко вторым входам коммутаторов кроме первых, выход элемента И младшего разряда первой группы сое737948 оставитель О.МайороехреД О.Легеза тор М,Шароши анкина акт ФПодписноеСССРийд, 4/5 Тираж 751 дарственного комите изобретений и откр а, Ж, Раушская н 66/8.За НИИПИ Гос по делам 035, Москилиал ППП -Патент,г. Ужгород, ул. Проектная динен с управляющим входом счетчика,вход каждого элемента ИЛИ соединенсоответственно с выходом соответствующего коммутатора, выход каждогоэлемента ИЛИ подключен к первомувходу соответствующего элемента Ивторой группы, выходы которых подключены ко входам К-входового элемента ИЛИ, вторые входы элементов Ивторой группы через дешифратор соединены с выходами сумматоров по модулю два, первый вход каждого из .которых соединен с единичным выходомсоответствующего разряда сдвигового регистра с обратной связью, второйвход каждого сумматора по модулю дваподключен к "единичному выходупоследующего разряда сдвигового регистрас обратной связью. Источники информации,принятые Йо внимание при экспертизе1. Яковлев В.В Федоров Р.Ф,Стохастические вычислительныемашины, Л., 1974, с,46-51,2, Гладкий В.С, Вероятностныевычислительные моделиМ Наука,1973, с.104-106 рис.4 (прототип).