Множительно-делительное устройство

О П И 6"-А Н-И Е ИЗОБРЕТЕН ИЯ Союз СоветскикСоциалистическихРеслублнк(23) Приоритет Опубликовано 25,03.80. Бюллетень .% 11 до делам изобретеиий и открытий(088.8) Дата опубликования описания 25.03.80(54) МНОЖИТЕЛЬНО-ДЕЛИТЕЛЬНОЕ УСТРОЙСТВО Изобретение относится к аналоговой вычислительной технике.. Известно множительно-делительное устройство, содержащее интеграторы, компаратор и запоминающий блок 1)5Недостатком его является невысокая точность измерения.Наиболее близким к предлагаемому являет. ся устройство, содержащее первый интегратор, информационный вход которого является входом делителя устройства, а управляющий вход соединен со входом триггера, компаратор, первый вход которого соединен с выходом первого интегратора, а второй вход является входом первого сомножителя устройства, второй интегратор, выход которого соединен со входом запоминающего блока и одновибратор 2.Недостатком этого устройства является невысокая точность измерения, обусловленная тем, что между двумя тактами деления присут- О ствует временной интервал, необходимый для сбрасывания на нуль напряжения первого интегратора. Так как этот временной интервал входит в результат умножения - деления, то выходное напряжение на выходе устройства получается больше истинного на величину, пропор. циональную этому временному интервалу. Точнее, напряжение, запоминающееся в запомина 2 тюшем блоке, равно О=К 2(т +1 ) т где Т -временной интервал, необходимый для сбрасывания на нуль напряжения первого интегратора, т,е. результат вычисления имеет ошиб. ку ЬО = К 2 Т. Это особенно сказываетсятпри увеличении быстродействия устройства,Цель изобретения - повышение точности при увеличении быстродействия.Эта цель достигается тем, что в устройство содержащее первый интегратор, компаратер, второй интегратор, триггер, одновибратор и запоминающий блок, причем информационный вход первого интегратора является входом делителя устройства, а управляющий вход соединен со входом триггера, выход первого ин. тегратора подключен к одному из входов компаратора, второй вход которого является входом первого сомножителя, выход второго интегратора подключен ко входу запоминающего блока, дополнитель.щ введены два элемен.та И и ключ, информационный вход которогоявляется входом второго сомножителя, выходсоединен со входом второго интегратора, ауправляющий вход подключен к выходу пер.вого элемента И. Выход второго элемента Иподключен к управляющим входам второгоинтегратора и запоминающего блока. Выходкомпаратора соединен со входом одновибрато.ра, выход которого подключен к первым входам обоих элементов И, вторые входы которых подключены к выходам триггера.На чертеже, приведена функциональная схе.ма устройства.Устройство содержит первый интегратор 1, 5компаратор 2, одновибратор 3, триггер 4, первый элемент И 5, второй элемент И 6, ключ 7;второй интегратор 8, запоминающий блок 9,Устройство работает следующим образом,Пусть в исходном состоянии на прямом выходе триггера 4 нулевой потенциал. Первый ин.тегратор 1 пропорционально входному напряжению Х вырабатывает линейно-изменяющееся напряжение, поступающее на вход компаратора 2,нг другой вход которого подается напряжение У, 25При достижении линейно-изменяющимся напряжением уровня напряжения У компаратор 2срабатывает и запускает одновибратор 3, импульс с выхода которого сбрасывает на нульпервый интегратор 1. ЗОПриэтомУ=К, ХТ,где К, - коэффициент преобразования первогоинтегратора 1,Т - период равенства напряжения У илинейно. изменяющегося напряженияпервого интегратора 1.Импульсы с выхода одновибратора 3 заднимсвоим фронтом перебрасывают триггер 4, который управляет элементами И 5 и 6. Импульсыс выхода одновибратора 3 через элемент И 5 4 Облокируют ключ 7, а через элемент И 6 вызы.вают срабатывание запоминающегося блока 9,запоминающего мгновенное значение напряжения навыходе второго интегратора 8,и,сбрасывание на нуль второго интегратора 8. 45Так как импульсы с выхода элемента И 6возникают на каждый второй импульс с выходаодновибратора 3, а промежуточные импульсыблокируют ключ 7, то величина напряжения навыходе второго интегратора 8Я0= КУ 2 Т,где К - коэффициент преобразования второгоинтегратора 8.Напряжение, запоминающееся в запоминающемблоке 9 55 4В предлагаемом устройстве. для компенсации ошибки, обусловленной наличием временного интервала, необходимого для сбрасывания на нуль напряжения первого интегратора, введен ключ 7 и устройство коммутации, построенное на базе элементов И 5 и 6, управляемое триггером 4. Ключ 7 служит для блокировки информационного входа второго интегратора на время, необходимое для сбрасывания на нуль первого интегратора в промежутке между двумя тактами деления, т,е. во время сбрасывания первого интегратора на нуль напряжение на вы. ходе второго интегратора остается постоянным и равно Применение предлагаемого устройства позволяет повысить точность обработки до 0,1% и выше при значительном увеличении быстродействия. Формула изобретения Множительно-делительное устройство, содержащее первый интегратор, компаратор, триггер,второй интегратор, одновибратор и запомина.ющий блок, причем информационныйвход пер.вого интегратора является входом делителяустройства, а управляющий вход соединен совходом триггера, выход первого интегратораподключен к одному из входов компаратора,второй вход которого является входом первого сомножителя, выход второго интегратораподключен ко входу запоминающего блока,о т л и ч а ю щ е е с я тем, что, с цельюповышения точности при увеличении быстродействия, оно дополнительно содержит дваэлемента И и ключ, информационный входкоторого является входом второго сомножителя, выход соединен со входом второго интег.ратора, а управляющий вход подключен к выходу первого элемента И, выход второго элемента И подключен к управляющим входамвторого интегратора и запоминающего блока,выход компаратора соединен со входом одновибратора, выход которого подключен к первым входам обоих элементов И, вторые входы которых подключены к выходам триггера.Источники информации,принятые во внимание при экспертизе1. Патент США Мо 3564230, кл. 235 - 197,1971.2. Авторское свидетельство СССР Н 568056,кл. 6 06 6 7/ 61, 1977 (прототип).723596 Составитель Т, СапунТехред М.Петко а тор Л, Алексеенк орректор О.Ковинская аз 929/15 лиал ППП "Патент", г. Ужгород, ул. Проектная, 4 Тираж 751 ЦНИИПИ Государственного копо делам изобретений и отк 13035, Москва, Ж, Раушск Подписимитета СССРпийнаб д. 4/5