Устройство для синхронизации многоканальных равнодоступных систем связи

(21) 2 59 11 55/18. Кл 4 Ь 7/О ки Йо Государственный комнт СССР но делам нзобретенн н открытнйДК 621, 392088.8) 08.79. Ьюллетень Й 9 опубликования описания 250829 фТ 2) Автор изобретени Ганкеви 71 Заявитель институт диотехниче УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ МНОГОКАНАЛЬНЫХ РАВНОДОСТУПНЫХ СИСТЕМ СВЯЗИ шими й си комм натвую тово вход скрими ильтра, авляемо ировани ка ро 50245 рони- ступ 0 за посьтр, итель орого вх вход к нительн ременны Изобретение относится к радиосвязи и может использоваться в многональных децентрализованных синхнно-адресных системах с времен 5ным делением каналов,По основному авт. св. М бизвестно устройство для синхции многоканальных равнодоных систем связи, содержашееледовательно соединенные филблок фаэирования и распределвременных каналов, выход котсоединен с другим входом блокафазирования, а также блок тактовойсинхронизации, соединенный по входус фильтром, управляемый коммутатор икоммутируемый временной дискриминатор, при этом другой выход распределителя временных каналов соединенчерез управляемый коммутатор с 20другими входами блока тактовой синхронизации, коммутируемого временного дискриминатора, распределителя временных каналов и фильтра, адополнительный выход блока фаэирования соединен с дополнительнымодом управляемого коммутатора,соответств;:акций вход которого исоответствуюшпй выход коммутируемого временного дискриминатора соединен с соответс м и входом блока так н ации при этом другой мого временного ди т единен с входом ф а равляющие входы упр го та тора и блока фаз Я Д сигналы управления.Однако в этом устройстве имеет место возникновение значительной фазовой ошибки в восстановлении начала временных каналов через цикл при изменении расстояний между станциями в процессе работы.Целью изобретения является повышение точности синхронизации.Для этого в устройство для синхронизации многоканальных равнодоступных систем связи введены последовательно соединенные реверсивный счетчик, блок записи кода, блок памяти и управляемый делитель частоты, выход которого подключен к дополнительному входу управляемого коммутатора, причем дополнительный выход блока тактовой синхронизации подключен к входу реверсивного счетчика, другой оторого соединен с допол ым выходом распределителя в х каналов,5 10 15 20 25 30 35 40 45 другим входом управляемого делителячастоты и вторым входом блока записи кода, третий вход которого подключен к второму выходу управляемогоделителя частоты.На чертеже приведена структурная электрическая схема предлагаемого устройства.Оно содержит фильтр 1, блок 2 фазирования, распределитель 3 временных каналов, блок 4 тактовой синхронизации, управляемый коммутатор5, коммутируемый временной дискриминатор 6, блок 7 записи кода, реверсивный счетчик 8, блок 9 памяти,управляемый делитель 10, причемна управляющие входы управляемогокоммутатора 5 и блока 2 фазированияподаны сигналы управления.Устройство работает следующимобразом.На этапе вхождения в синхронизмпроизводится фазирование распределителя 3 по синхросигналу, принимаемому с минимальной задержкойотносительно тактовых точек временных каналов, и фазированиеуправляемого коммутатора 5 по синхросигналам, принятым в соответствующих временных каналах, с помощьюблока 2 фазирования. Одновременнопроизводится коррекция фазы опорного сигнала тактовой частоты,образуемого в управляемЬм коммутаторе 5, Через цикл последовательности импульсов тактовой частоты насоответствующем выходе управляемого коммутатора 5 будут синфазны созначащими моментами соответствующих канальных сигналов,По окончании процесса фазированияустройство переходит в режим слежения за непрерывным сигналом спомощью соответствующих переключений в управляемом коммутаторе 5.В режиме слежения производится коммутация выходов блока 4. При изменении расстояний между станциямиизменяется длительность цикла, врезультате чего восстановление канала через цикл осуществляется сфазовойошибкой, В зависимости отвеличины приращения расстояний изП меняется усредненно значение фазового рассогласования, измеряемое с помощью реверсивного с:.тчика 8 в течение длительности цикла. Код реверсивного счетчика 8 с помощью блока 7 записи кода по сигналу с распределителя 3 временных каналов заносится в блок 9 памяти и управляет коэффициентом деления управляемого делителя 10. Повторное занесение кода в блок 9 памяти осуществляется при появлении сигнала на выходе управляемого делителя 10 либо при нулевом коде в блоке 9 памяти по сигналу с реверсивного счетчика 8. В управляемом делителе 10 последовательным подключением делителей соответствующих временных каналов к управляющему элементу в течение цикла осуществляется коррекция фаз делителей, устраняя фазовую ошибку, вызываемую приращением расстояний между станциями. В блок 9 памяти заносится код старших разря- дов реверсивного счетчика 8.Предлагаемое устройство по сравйению с известным позволяет обеспечить более высокую точность синхронизации. Формула изобретения УстРойство для синхронизации многоканальных равнодоступных систем связи по авт, св. Р 650245, о т л и ч а ю щ е е с я тем, что, с целью повышения точности синхронизации, введены последовательно соединенные реверсивный счетчик, блок записи кода, блок памяти и управляемый делитель частоты, выход которого подключен к дополнительному входу управпяемого коммутатора, причем дополнительный выход блока тактовой синхронизации подключен к входу реверсивного счетчика, другой вход которого соединен с дополнительным выходом распределителя временных каналов, другим входом управляемого делителя частоты и вторым входом блока записи кода, третий вход которого подключен к второму выходу управляемого делителя частоты.681569 дева аз 5106/52 Тираж 775 Подпи ЦНИИПИ Государственного комитета СССР по делам иэобретений и открытий 33035, Москва ж, Раушская каб., д. 4 д