Запоминающее устройство с самоконтролем

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ био-Г . ш..а:евз Советских Социалистических Республик(22) Заявлено 19077 б (21) 2385802/18-24 1) М. Кл. с присоединением заявки Ю 6 11 С 29/О Гвараарвтавааыр аваатвт 6 вввта Маааатрва 666 Р аа дааав аввбрвтваар а втармтаа(088.8 та опубликования описания 10,1277 72) Авторы изобретен(71) Заявите 54)ЗАПОИИНИОЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ 6Изобретение относится к областизапоминающих устройств (ЗУ).Известно ЗУ с самоконтролем 11,содержащее накопитель с контрольнымиразрядами, блок обнаружения неисправ.ностей, элементы И и ИЛИ. Недостаткомданного устройства является невысокайнадежность.Наиболее близким техническим 1 решением к изобретению является ЗУ с само- т 0контролем, содержащее накопитель, под.ключенный к блокам приема и выдачи чНсел, датчику кода адреса и блоку контроля, элементы задержки, элементы Ии ИЛИ и блок переключения т 21. Однако в этом устройстве отсутствует адаптация к характеру отказа. Это снижаегэффективную емкость устройства, а тат- же вызывает отказы всего устройствапри,групповых отказах элементов памяти в числовых ячейках накопителя,чтоснижает надежность устройства,Целью изобретения является повышение надежности и эффективной емкостиустройства. 25Поставленная цель достигается темчто в предложенном устройстве первыйконтрольный выход накопителя подключен через первый элемент задержки ковходу блока выдачи чисел и непосред 2ственно к управляющему входу блокапереключения, установочный вход которого соединен со входом датчика ко"да адреса. Выходы блока переключениясоединены с одними входамн элементовИ, другие входы которых подключенын выходу блока контроля, Выход одногонз элементов И подключен через первьйэлемент ИЛИ н инверсному входу блока,приема чисел н к первому контрольномувходу накопителя. Выход другого элемента И соединен через второй элементзадержки и второй элемент ИЛИ со входом датчика кода адреса и непосредственно со вторым контрольным входомнакопителя, второй контрольный выходкоторого через третий элемент задержки подключен к одному из входов второго элемента ИЛИ,На чертеже изображена структурнаясхема предложенного ЗУ,Устройство содержит блок приемачисел 1, накопитель 2, в в,остав которого входят два ронтрольных разряда,датчик кода адреса 3, блок выдачичисел 4, блок контроля 5, первый б,второй 7 и третий 8 элементы задержки, элементы И 9 и 10, блок переключения 11, первый 12 и второй 13 элементы ИЛЙ, входную шину 14, шину сига ресу.После записи инвертированнвновь производится контрольно(ванне и сравнение считанногокодом блока 1.При отсутствии совпадения, ч(етельствует о неисправности ячпамяти по опрашиваемому адресувозможности ее устранения инвернием записываемого кода, на вых ого коде считыкода с о й неиров де нала смены адреса 15 и выходную ши- ну 16.Первый контрольный выход 17 накопителя (связанный с первым контрольым разрядом накопителя) подключен врез элемент задержки б ко входу блЬ- а 4 и непосредственно к управляющем ходу блока 11, установочный вход ко- срого соединен со входом датчика 3,оды блока 11 соединены с одними ходами элементов И 9 и 10, другие ходы которых подключены к выходу блуа 5, выход элемента И 9 через элеюент или 12 подключен к инверсному ходу блока 1 и непосредственно к ервому контрольному входу 18 накопи) еля 2. Выход элемента И 10 через ЭлемеНт задержки 7 и элемент ИЛИ 13 оединен со входом датчика 3 и непоседственно со вторым контрольным вхо ом 19 накопителя (связанным со вто,рым контрольным разрядом накопителя) ;второй, контрольный выход 20 которого через элемент задержки 8 подключен к одному иэ входов элемента ИЛИ 13,Устройство работает следующим образомИз/ блока приема чисел 1 код числ .поступает в накопитель 2 и записыва ,етсяпо адресу, установленному датчи-. ком кода адреса 3. После записи осу)цествляется контрольное считывание этого кода и сравнение записываемогосчитываемого кодов в блоке контро. пя 5.При отсутствии совпадения, что свядетельствует о неисправности в числовой ячейке накопителя 2, на выходе блока 5 формируется сигнал, который поступает на один из входов элементов И 9 и 10, на другие входы которых подаются управляющие сигналы с выходов блока 11 (например, триггера), устанавливаемого в исходное состояние сигйалом, который поступает на вход датчика кода адреса 3.В исходном состоянии блок 11 выда ,ет разрешающий сигнал на элемент И 9 и запрещающий сигнал на элемент И 10, В этом случае сигнал с блока контроля 5 поступает на выход элемента И 9, че,рез элемент ИЛИ 12 на инверсный вход блока приема чисел 1, инвертирует код записываемого числа и вместе с инвертируемым кодом числа записывается в виде 1 в первый контрольный разряд накопителя 2 по онрашиваемому ад копирамула изобретения Запоминающее устройство с самбконтролем, содержащее накопитель, подключенный к блокам приема и выдачи чисел, датчику кода адреса и блоку контроля, элементы задержки, элементы И и ИЛИ и блок переключения, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности и эффективной емкости устройства, в нем первый контрольный выЬод накопителя подключен через первый блока контроля 5 форьуруется сигнал,поступающий, как и в первом случае,на входы элементов И 9 и 10.Этот сигнал поступает на выход элемента И 10 на вход которого поступа"ет разрешающий сигнал с блока 11, установленного в новое состояние сигналом, поступившим с выхода 17 накопителя 2. С выхода элемента И 10 сигнал10записывается в виде 1 во второйконтрольный разряд накопителя 2 поопрашиваемому адресу и через элементзадержки 7 поступает на вход датчикакода адреса 3, осуществляя таким обр- зом смену кода адреса. При этом сигнал, поступающий с выхода элементазадержки б через элемент ИЛИ 12 наинверсный вход блока 1, возвращаеткод числа в исходное состояние.По новому адресу обращение в режим) ме записи осуществляется аналогично,Переход к записи нового числа осуществляется при отсутствии сигналана выходе блока контрОля 5 в режимеконтрольного считывания.М В режиме считывания информации приобращении к ячейке памяти, в которойнеисправность устранена инвертирова-)нием записываемого кода, в блоке 4 кодчисла восстанавливается путем его ин30 вертирования сигналом, поступающимс выхода 17 накопителя 2 через эле-.мент задержки б.При обращении к ячейке памяти,в которой неисправность не устраненаинвертированием, на выходе 20 накопителя 2 формируется сигнал, которыйпоступает через элемент задержки 8 иэлемент ИЛИ 13 на вход датчика кодаадреса 3, изменяет адрес и тем самымобеспечивает обход неисправной ячейки памяти.Описанное ЗУ имеет более высокиепоказатели надежности по сравнениюс известным устройством (2 1,так какпомимо исправления одиночйой неисфавности в числовой ячейке памяти путеминвертирования записываемого числа,обеспечивается также обход ячейки па;мяти, .в которой Неисправность не может быть устранена указанным вышеметодом,При этом резервная емкость нателя используется оптимальным обзом.ак ираж 729 Подпио комитета Совета Министровизобретений и открытийЖ, Раушская наб., д. 4/ оеССР иал ППП Патент, г.ужгород, Ул.Проектная, 4 лемент задержки ко входу блока выда- , и чисел и непосредственно к управля- ощему входу блока переключения, уста:новочный вход которого соединен со входом датчика кода адреса 1 выходы блока переключения соединены с одними входами элементов И, другие входь которых подключены к выходу блока контроля, выход одного иэ элементов И подключен черезпервый элемент ИЛИ в инверсному входу блока приема чиселнепосредственно к первому контрольному входу накопителя; выход другого Элемента И соединен через второй элеЗаказ 4401/47 ЦНИИПИ ГОсударственно по делам 113035, Москвамент задержки и второй элемент ИЛИ су .входом датчика кода адреса и непосредственно со вторым контрольным входом накопителя, второй контрольный выход которого через третий элемент задерж ки подключен ко одному иэ входов это рого элемента ИЛИ. Источники инФормации, принятые вовнимание при экспертизе:1.Авторское свидетельство СССР3 Ф 367460, М.кл. б 11 С 29/00,1971.2.Авторское свидетельство СССРМ 497639, М. кл. 0 11 С 29/00,1973