Постоянное запоминающее устройство

ОПИСАНИЕ ИЗОБРЕТЕН ИЯ К АетОРСКОМЬ СВИДВЕПЬСТВУ р 578657 Союз Советских Социалистических Республик(45) Дата опубликования описания 24.01.78 Государственнын комитет Совета Министров СССР(088.8) ло делам изобретений и открытий. Я, Кремлев, Г, И. Стороженко и Ю. И, Щетини 71) Заявите 54) ПОСТОЯ Н Н АЮ ЕЕ УСТРОЙСТВО тем, что устроиство енты, например, и-р-и ы которых подключеколлекторы - к выбъединены, а также накопителя матричиде генератора тока. Изобретение относится к области производства полупроводниковых интегральных схем,и в частности, к производству интегральныхпостоянных запоминающих устройств.Известны интегральные полупроводниковыепостоянные запоминающие устройства матричного типа, содержащие входные дешифраторыпо координатам Х и У, выходы которых подключены к соответствующим входам накопителя матричного типа, выходы которого подключены ко входам усилителей считывания,разрядные числовые и выходные шины 1 Ц.Известные конструкции интегральных постоянных запоминающих устройств имеют следующие недостатки.Требуются большие амплитуды логическогосигнала, подаваемого на адресные шины. Наличие большого количества пассивных компонентов (резисторов), включенных между адресными и входными шинами, приводит кбольшим уровням рассеиваемой мощности.Целью изобретения является повышение надежности устройства.Эта цель достигаетсясодержит ключевые элем(р-г-р) транзисторы, базны к разрядным шинам,ходным, а эмиттеры - отем, что элементы связиного типа выполнены в в На фиг, 1 представлена блок-схема одногоиз возможных вариантов предлагаемого постоянного запоминающего устройства; на фиг. 2 - другого ьарианта.5 Устройство содер кпт входной дешифратор 1по координате Х со входами 2 - 4, входной дешифратор 5 по координате У со входами б - 8, усилитель считывания 9 с выходами 10 н 11, накопитель 12 матричного типа, число вые шины 13, ключевые элементы, напримергг-р-и 1 р-гг-р) транзисторы 14, элементы связи между адресными шинами Х и У, выполненные в виде генераторов тока, например, на транзисторах 15, разрядные шины 16 и выход ные - 17.На фиг. 2 источники тока построены нар-)г-р (гг-р-и) транзисторах, у которых коллекторы и эмпттеры подсоединены соответственно к разрядным и числовым шинам Х и У.20 Устройство работает следующим образом.В предложенной конструкции постоянногозапоминающего устройства наличие генератора тока между выбранными разрядной шиной Х и числовон У приводит к открыванию ключевого г-р-г 1 р-и-р) транзистора 14 и соответствует записи логического О, а отсутствие генератора тока соответствует записи логической 1. В варианте конструкции, приведен-.ном на фнг. 2, запись О производится подЗ 0 ключсннем коллектора и эмпттера транзпстор; соот 3 етствечно к разрядно Шнс Хеловой шине У.При подаче на входы 2- 4 и 6 - 8 адресного кода выборки на одной пз числовых шин 13 возникает высокий уровень напряжения, а на одной или более разрядны. шин 16 создается режим высокого выходного сопротивления. При наличии генератора тока как элемента связи накопителя выбранная числовая шина 13 оказывается соединенно с разрядными шинами 16 и базами ключевых транзисторов 14. Ключевые транзисторы открываются и на выходах накопителя появляется низкий уровень напряжения. Если связь между выбранной числовой шиной 13 и разрядными шинами 16 отсутствует, т. е. генератор тока оборван, то соответствующие ключевые транзисторы 14 оказываются закрытыми, что соответствует высокому уровню напряжения на выходах накопителя, Таким образом, наличие или отсутствие генератора тока в качестве элемента связи между числовыми и разрядными шинами накопителя позволяет записывать логические уровни О и 1.В схеме, приведенной на фиг. 2, при появлении на одной из числовых шин 13 высокого уровня напряжения база-эмиттерные переходы транзисторов 15 окажутся смещенными в прямом направлении. Если разрядные шины, с которыми соединены колекторы транзисторов 15 и база ключеных транзисторов 14 находится в режиме высокого выходного сопротивления, ток коллекторов транзисторов 15 поступает в базу ключевых транзисторов 14 и на выходах накопителя появляется низкий уровень напряжения. Отсутствие транзпсторов между выбранными числовой шиной13 и разрядными шинами 16 исключает отпи.рание транзисторов 14, что соответствует высокому уровню напрякения на выходах нако 5 нителя 12. Таким образом, наличие или отсутствие транзисторов 15 в качестве элементовсвязи между числовыми и разрядными шинами накопителя позволяет записывать логические уровни 0 и 1.10 Предложенное постоянное запоминающееустройство может быть реализовано по планарно-эпитаксиальной технологии, используемой при изготовлении полупроводниковых интегральных схем.15Формула изобретения1. Постоянное запоминающее устройство,содержащее входные дешифраторы по координатам Х и У, выходы которых подключены к20 соответствующим входам накопителя матричного типа, выходы которого подключены ковходам усилителей считывания, разрядные,числовые и выходные шины, о т л и ч а ю щ е еся тем, что, с целью повышения надежности25 устройства, оно содержит ключевые элементы,например, п-р-и (р-п-р) транзисторы, базы которых подключены к разрядным шинам, коллекторы - к выходным, а эмиттеры - объединены.30 2. Устройство по п. 1, отличающеесятем, что элементы связи накопителя матричного типа выполнены в виде генератора тока.Источники информации,принятые во внимание при экспертизе30 1, Патент США3529299, кл, 340-173,1973,578657 Составитель В. ГордоноваТехред А. Камышникова Корректор А. Степанова Редактор Н. Коляда Подписное Типография, лр. Сапунова, 2 Заказ 3168/1 Изд.1026 Тираж 738 НПО Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д. 4/5