Резирвированный интегратор

Республик ВТОРСКОМУ СВИДЕТЕЛЬ СТ Дополнительное к авт. свид(51) М, Кл.з 6 2) Заявлено 14,04.75 (2 с присоединением за 3) ПриоритетГосударственный комите Совета Министров СССР Опубликовано 15,03.77, Бюллетень10Дата опубликования описания 11,04.77 53) УДК 681.335(088 делам изобретений и открытий 2) Автйры изобретения(54) РЕЗЕРВИРОВАННЫЙ ИНТЕГР Изобретение относится к автоматике и вычислительной технике и может быть использовано, в частности для построения высоконадежных навигационных устройств.Известен резервированный интегратор, содержащий три параллельно работающих счетчика, мажоритарные элементы и узлы установки, в котором состояние каждого из счетчиков в случае его сбоя может быть откорректировано по двум остальным. Подобный интегратор выполняет свои функции при сбое только одного счетчика из трех 11. Известно устройство аналогичного назначения, включающее блоки контроля, содержащие одновибраторы, причем блоки контроля попарно подсоединены через схемы И к дополнительным входам мажоритарного элемента. Это устройство может работать лишь при постоянной частоте входных импульсов 2, Известен также резервированный интегратор, содержащий две группы элементов И и два счетчика импульсов, счетный вход первого из которых подключен к счетному входу второго счетчика, соединенного поразрядными входами с выходами элементов И первой группы, а поразрядные выходы первого счетчика соединены с первыми входами первого блока обнаружения сбоев и первыми входами элементов И первой группы, подключенных вторыми входами к выходу второго блока обнаружения сбоев и первому входу индикатора исправности второи вход которого соединен с выходом первого блока обнаружения сбоев и первыми входами элементов И второй группы, причем поразрядные выходы второго счетчика подключены к первым входам второго блока обнаружения сбоев и вторым входам элементов И второй группы, выходы которых соединены с поразрядными входами первого счетчика 3, В этом интеграторе обнаруживается и устраняется только нечетное количество сбоев в разрядах счетчиков, при этом не исключается полностью возможность неконтролируемого сбоя старших разрядов счетчиков, что в ряде случаев, например при построении навигационных устройств, является недопустимым.Целью изобретения является повышение надежности работы при интегрировании аналоговых сигналов. В описываемом интеграторе это достигается тем, что в него дополнительно введен преобразователь напряжения в частоту импульсов, выход которого соединен со счетными входами счетчиков, а вход подключен ко входу интегратора, соединенному со вторыми входами блоков обнаружения сбоев. Кроме того, в интеграторе каждый блок обнаружения сбоев содержит компаратор, узел выделения приращений и преобразователь код - напряжение, вход которого подключен к первому 3 ч входу блока обнаружения сбоев, а выход че3рез узел выделения приращений соединен с первым входом компаратора, подключенного вторым входом и выходом соответственно ко второму входу и выходу блока обнаружения сбоев.На чертеже приведена блок-схема описываемого интегратора.Он содержит преобразователь напряжения в частоту импульсов 1, счетчики 2 и 3, группы логических элементов И 4 и 5, блоки обнаружения сбоев 6 и 7 и индикатор исправности 8.Интегрируемый входной сигнал в виде напряжения Ь, поступает на вход интегратора и преобразуется в частоту импульсов преобразователем 1. С выхода преобразователя 1 импульсы поступают на счетные входы счетчиков 2 и 3. Коды с выходов счетчиков 2 и 3 поступают соответственно на блоки обнаружения сбоев 6 и, состоящие из последовательно соединенных преобразователей код - напряжение 9 и 10, узлов выделения приращений 11 и 12 и компараторов 13 и 14. Коды с выходов счетчиков преобразуются в напряжение преобразователями 9 и 10. Изменение напряжения фиксируется узлами выделения приращений 11 и 12, выполняющими операцию, эквивалентную дифференцированию. На входы компараторов 13 и 14 подается входное интегрируемое напряжение и напряжения с выходов узлов 11 и 12. Если счетчики 2 и 3 работают без сбоев, то напряжение на выходах узлов выделения приращений 11 и 12 равно интегрируемому напряжению на входе интегратора, и сигналы на выходе компараторов 13 и 14 отсутствуют, а с выхода индикатора исправности 8 выдается сигнал исправности. При сбое одного из счетчиков, например счетчика 2, величина приращения на выходе узла выделения приращений 11 отличается от величины интегрируемого напряжения, и на выходе компа ратора 13 появляется сигнал, который поступает на управляющие входы группы логических элементов И 4, что приводит к переписи информации из счетчика 3 в счетчик 2; так ликвидируется сбой счетчика 2, При одновременном сбое счетчиков 2 и 3 появляется сигнал на выходе обоих компараторов 13 и 14, который подается на входы индикатора исправности 8, на выходе которого появляется сигнал отказа резервированного интегратора,Интегратор в таком выполнении полностью исключает наличие необнаруженных сбоев и 4осуществляет исправление всех сбоев, лежащих в пределах его разрешающей способности.Формула изобретения1. Резервированный интегратор, содержащий две группы элементов И и два счетчика импульсов, счетных вход первого из которых подключен к счетому входу второго счетчика, соедиеннного поразрядными входами с выходами элементов И первой группы, а поразрядные выходы первого счетчика соединены с первыми входами первого блока обнаружения сбоев и первыми входами элементов И первой группы, подключенных вторыми входами к выходы второго блока обнаружения сбоев и первому входу индикатора исправности, второй вход которого соединен с выходом первого блока обнаружения сбоев и первыми входами элементов И второй группы, причем поразрядные выходы второго счетчика подключены к первым входам второго блока обнаружения сбоев и вторым входам элементов И второй группы, выходы которых соединены с поразрядными входами первого счетчика, о т л и ч а ю щ и й с я тем, что, с целью повышения надежности при интегрировании аналоговых сигналов, в интегратор дополнительно введен преобразователь напряжения в частоту импульсов, выход которого соединен со счетными входами счетчиков, а вход подключен ко входу интегратора, соединенному со вторыми входами блоков обнаружения сбоев.2. Интегратор по п. 1, отличающийся тем, что каждый блок обнаружения сбоев содержит компаратор, узел выделения приращений и преобразователь код - напряжение, вход которого подключен к первому входу блока обнаружения сбоев, а выход через узел выделения приращений соединен с первым входом компаратора, подключенного вторым входом и выходом соответственно ко второму входу и выходу блока обнаружения сбоев. Источники информации, принятые во внимание при экспертизе:1. Авторское свидетельство Мо 298077, М. Кл.2 6 06 Г 11/00, 1969.2. Авторское свидетельство Мо 330452, М. Кл. г.1 06 Г 11/00, 1969.3. Авторское свидетельство Хо 307403, М. Кл. 6 06 Р 11/00, 1969,Подписно ография, пр. Сапунов аказ 612/12 Изд.271 ЦНИИПИ Государственного коми по делам изобретен 113035, Москва, К, РТираж 899ета Совета Министров СССий и открытийаушская наб., д. 4/5