Устройство синхронизации по циклам

чс.ыь тсйчтО С А Н И Е пи 544;.-.гИЗОБРЕТЕН ИЯ Союз СоветскихСоциалистимескихРеспублик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(61) Дополните (22) Заявлено 1 с присоединен (23) Приоритет (43) Опублико (45) Дата опу льное к авт, свид-ву,08,75(21) 2м заявки1) М, Кл. Н 04 Ь 7/ 3/О асударственный камит Совета Министров ССС по делам ивооретений ано 25.01,77,Бюллетень3 ликования описания 18,05.7 53) УДК 621.394. .662 (088,8) ткрыт Авторыизобретения Коновалов, 3. И. Ланг С, Рудская) УСТРОЙСТВО СИНХРОНИЗАЦИИ ПО ЦИКЛ дискретных сообщениивыми методами модуля системах с циф аналоговых сиг ро -в дно из извес о циклам ос х устроиств синхрониз ци ствляет синхронизм в альных системах пут дискретных много азирования и телеи кана- У х станци ожности такого фаваемого группового синхрэсигнал каемных ра лов на око х и проме ия возм х. Для обеспечен ирования в соста п ввод ьгчно истемь сигнала кэго-либ ся сокращениеизм и повышение вида. собой инх роси кую ио ал предедэватела одних ставля иоди ть синхрогрупи, п ех же импульсных х) в каждом цикл едав мых х (с пози И по аие связи в си иболее близки еме.техническим реш ием синхронизации по входе опознавател вляется устроиством, содержащее наогруппы, выход ко тоты непосредственно и через ел, а также делитель-расиреде. сиипер э лителя ющий ого п е Изобретение относится к радиотехникеожет использоваться в системах переда ко при выходе из состояния синхр изма известного устроиства происхо вому входу анализатора ошиоок. ко второму входу которого подключен выход делителя частоты, а выходы анализатора ошибок под - ключены к соответствующим входам делителя частоты непосредственно и через решаэщий узел, а также делитель-распределитель, на управляющий вход которогэ и на соэтветствующий вход делителя частэь; поданы тп 1. - товые импульсы 2.Однако в известчом устройствеся большое время для вхэждения в синхр; - низм и, кроме того, устройство имеет низкую помехоустойчивость.Целью изобретения являетвремени вхэждения в синхронпомехоустойчивости.Для этого в известное устройство спн.;рснизации по циклам, содорхащее на входе опоз наватель синхроГРуппе 1, выход которого подключен к первому входу анализатора эшпоэк, ко второму Входу которого подключен вь;:;од делителя частоты, а выходы анализатора ошибок псдключены к соответствующим входамлитель, на управляющий вход которого и на соответствующий вход делителя частоты поданы тактовые импульсы, введены дополнительный анализатор ошибок, обнаружитель от. сутствия синхронизма, формирователь сигна лов фазирования и триггер, при этом выход опознавателя синхрогруппы подключен через дополнительный анализатор ошибок к входам обнаружителя отсутствия синхронизма, выход которого подключен к одному из входов триггера, выход которого подключен ко входу де - лителя-распределителя через формирователь сигналов фазирования, к другим входам которого подключены соответственно выходы решающего узла, делителя частоты и дели теля-распределителя, а его выход - ко входам сброса обнаружителя отсутствия синхронизма и триггера, причем к управляющему входу дополнительного анализатора ошибок подключен выход делителя-распределителя. 26На чертеже дана структурная электрическая схема устройства синхронизации по циклам,Предложенное устройство содержит опознаватель 1 синхрогруппы, выход которогоподключен к первому входу анализатора 2ошибок, ко второму входу которого подключен выход делителя частоты 3, выходы анализатора 2 ошибок подключены к соответствующим входам делителя частоты 3 непосред-З 0ственно и через решающий узел 4, а такжеделитель-распределитель 5, на управляющийвход которого и на соответствующий входделителя частоты 3 поданы тактовые импульсы, дополнительный анализатор 6 ошибок,обнаружитель 7 отсутствия синхронизма, формирователь 8 сигналов фазирования и триггер 9, при этом выход опознавателя 1 синхрогруппы подключен через дополнительныйанализатор 6 ошибок ко входам обнаружителя отсутствия синхронизма 7, выход которого подключен к одному из входов триггера 9,выход которого подключен ко входу делителя-распределителя 5 через формирователь 8сигналов фазирования, к другим входам ко 45торого подключены соответственно выходырешающего узла 4, делителя частоты 3 и делителя - распределителя 5, а его выход - ковходам сброса обнаружителя 7 отсутствиясинхронизма и триггера 9, причем к управ 50ляюшему входу дополнительного анализатора6 ошибок подключен выход делителя-распределителя 5Устройство работает следующим образом.Принимаемый цифровой сигнал поступает55на опознаватель 1 синхрогруппы, на выходекоторого образуются сигналы откликов какна синхрогруппу, так и на кодовые группыинформационного сигнала, сходные с синхрогруппой,бО Выделенные опознавателем 1 синхрогруппысигналы поступают на вход анализатора 2 ошибок и на вход дополнительного анализатора 6ошибок. Кроме того, на анализатор 2 поступает сигнал опробования с делителя частоты 3,а на дополнительный анализатор 6 ошибок -с делителя-распределителя 5, Сигнал правильного приема отклика опознавателя 1 синхрогруппы на синхрогруппу и сигнал ошибкипоступают с выхода анализатора 2 ошибок навходы делителя частоты 3 и на решающийузел 4, который с малой инерционностью обнаруживает отсутствие синхронизма и разрешает корректировку делителя частоты 3 припоиске синхронизма. Этот же узел обеспечивает фиксацию состояния синхронизма иподготовку формирователя 8 сигналов фазирования к сравнению фаз делителя частоты3 и делителя-распределителя 5,Сигналом с выхода обнаружителя отсутствия синхронизма 7, на вход которого поступают сигнал правильного приема и сигналошибки с выхода дополнительного анализатора 6 ошибок, триггер 9 устанавливается вположение, разрешающее сравнение фаз делителя частоты 3 и делителя-распределителя 5в формирователе 8 сигналов фазирования.При наличии сбоев синхросигнала в установившемся режиме, то есть до момента,когда инерционный обнаружитель 7 отсутствия синхронизма обнаружит отсутствие синхронизма, оба анализатора 2 и 6 ошибок взависимости от того, приходит отклик опознавателя 1 синхрогруппы в момент опробованияили нет, выдают сигнал правильного приемаили сигнал ошибки, В этом случае решающийузел 4 может с малой инертностью обнаружить отсутствие синхронизма, в результатеформируется сигн ал, раз решающий уп равле ниеделителем частоты 3 сигналами с выходаанализатора 2 ошибок (т,е. остановка делителя частоты 3 осуществляется по первомусигналу ошибки, а запуск - по сигналу правильного приема).После фиксации состояния синхронизмарешающим узлом 4 в этом узле формируется сигнал, обеспечивающий безостановочнуюработу делителя частоты 3, а также сигнал,подготавливаюший формирователь 8 сигналовфазирования. При этом, если имеет место ложная фиксация состояния синхронизма, то онаникак не влияет на работу устройства, таккак фазирование приемного делителя-распределителя 5 в этом случае не происходит.При нарушении синхронизма инерционныйобнаружитель 7 отсутствия синхронизма и решающий узел 4 начинают обнаружение отсутствия синхронизма. При этом, пока инерционный обнаружитель 7 отсутствия синхронизмаобнаружит отсутствие синхронизма решающий544160 Составитель Е. ЛюбимоваРедактор Ю. Комаров Техред М. Левицкая Корректор А. Лакида Заказ 873/73 Тираж 815 Подписное ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий 113035, Москва, Ж, Раушская наб., д, 4/5Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 узел Ч успеет с малой инерционностью обнаружить отсутствие синхронизма и совместно с делителем частоты 3 и анализатора 2 ошибок обеспечить поиск и фиксацию нового состояния синхронизма. 5После обнаружения отсутствия синхронизма триггер 9 переключается в положение, разрешающее формирователю сигналов фазирования 8 сравнение фаз делителя частоты 3 и делителя-распределителя 5 . В случае рас- щ хождения фаз делителя частоты 3 и делителя-распределителя 5 в формирователе 8 сигналов фазирования формируется сигнал, производящий установку фазы делителя-распределителя 5 в соответствие с фазой делителя 1 частоты 3, а также формируется сигнал, осуществляющий сброс триггера 9 и инерционного обнаружителя 7 отсутствия синхронизма.При совпадении фаз делителя частоты 3 и делителя-распределителя 5 формирователь гэ сигналов фазирования 8 формирует только один сигнал, производящий сброс триггера 9 и обнаружителя 7 отсутствия синхронизма. Формула из обретения 25 Устройство синхронизации по циклам, содержащее на входе опознаватель синхрогруппы, выход которого подключен к первому входу анализатора ошибок, ко второму входу кото- ЗО рого подключен выход делителя частоты, а выходы анализатора ошибок подключены к соответствующим входам делителя частоты непосредственно и через решающий узел, атакже делитель-распределитель, на управляющий вход которого и на соответствующий входделителя частоты поданы тактовые импульсы,о т л и ч а ю щ е е с я тем, что, с цельюсокращения времени вхождения в синхронизми повышения помехоустойчивости, введены дополнительный анализатор ошибок, обнаружитель отсутствия синхронизма, формировательсигналов фазирования и триггер, при этом выход опознавателя синхрогруппы подключен че -рез дополнительный анализатор ошибок ковходам обнаружителя отсутствия синхронизма, выход которого подключен к одному извходов триггера, выход которого подключенко входу делителя-распределителя через формирователь сигналов фазирования, к другимвходам которого подключены соответственновыходы решающего узла, делителя частоты иделителя-распределителя, а его выход - ковходам сброса обнаружителя отсутствия синхронизма и триггера, причем к управляющему входу дополнительного анализатора ошибок подключен выход делителя-распределителя. Источники информации принятые во внимание при экспертизе;1. Мартынов Е. М. Синхронизация в системах передачи дискретных сообщений, М., "Связь", 1972 г. стр, 126.2. Патент ФРГ1142921 кл. 21 А 49, 1963 г. (прототип).