Ассоциативное запоминающее устройство

О П И-И-"й- ИЗОБРЕТЕН ИЯ Союз СьввтскинСоциалистическихРеспублик(21) 171590 но 22 Заяв 1) Зй. Кл. 611 С 15 нем заявки Ю с присоед 23) Приор осударстеенней ноннтеВаветв Мнннстров ССГРпо делам нэабретеннйн открытнй 681.32 (088.(4 о) ата Авторыизобретени винепадзе и Р(71) Заявит 54) АССОБИАТИВНОЕ ЗАПОМИНАЮШЕЕ УСТРОЙСТВО Устройств ресные запометекторы 1, ад ули 2, разрядсодержаюшие Известно ссоцитионое запоминающее устройство (АЗУ), содержащее адресные з- томинаюшшие модули, разрядные шины которых подключены к соответствующим детекторам и одним входам схем ИЛИ первой группы, а адресные шипы - к выходам дешифраторов опроса, входы которых подсоединены к соответствующим выходам схем ИЛИ второй группы, входы которых подключены к выходам регистра опроса и регистра маски. тв Однако это устройство не допускает выполнения в нем логических операций.Бель изобретения - расширение функциональных возможностей устройства. Достигает ся это. тем, что оно содержит регистры сдвиа га, выходы которых подсоединены к соответствующим информационным входам введенных в устройство схем И, управляющие входы которых подключены к введенному в уст ройство дешифратору операций, а выходы ф к другим входам схем ИЛИ первой группы,На чертеже показана блок-схема устройства. ные шины 3 которых через схемы ИЛИ 4 первой группы подключены к соответствующим входам выходного регистра 5, выпол пенного, например, в виде нескольких ре гистров сдвига. Кроме того, раэряднеяе шинь 3 подсоединены к входам детекторов 1. Ад ресные шины 6 модулей 2 соединены с вы ходами соответствующих дешифраторов 7 опроса, а схемы ИЛИ 8 второй группы включены между входами дешифраторов 7 опроса и соответствующими единичными и нулевыми выходами регистра 9 опроса.и единичными выходами регистра 10 маски. Регистры 11 сдвига образуют регистр второго операнда. Единичные 12 и нулевые 13 выходы регистр ров 11 сдвига присоединены к информацнотн ным входам схем И 14, управляющие входы которых присоединены к соответствующим выходам дешифратора 15 операций. Выходы схем И 14 подключены к входам схем ИЛИ 4 и регистра 9. опроса.По способу выполнения поразрядные ло гические операции над двумя операндами могут быть разделены на три группы.1, Ини ртирование, выборка в прямом ко 493162дз, суммирование по модулю два и операцияравнозначности.2. Операции логического сложения длячетырех комбинаций из двух операндов впрямом и обратном коде. б3. Операции логического умножения длятех же четырех комбинаций.Операции первой группы сводятся к операциям поразрядной выборки в прямом иобратном коде - в зависимости от типа опе- Орации и кода второго операнда. Рассмотримболее подробно выполнение операции суммирования по модулю два. Подготовка первогооперанда заключается в возбуждении шин 3,соединенных с детектором 1, соответствую 1 бщим порядковому номеру (адресу) этогооперанда. Отметим, что разрядные шинымодулей 2, соединенные с одним и тем,жедетектором соответствуют номеру операнда,а адресные шины - его разрядам, причем, фкод этого операнда записывается в каждоммодуле 2 в виде единицыф на фоне "нулейи единица" записывается в той адреснойшине, номер которой соответствует двоичному коду записанного числа. Второй операндпоступает на регистр 11. Для повышениябыстродеяствия регистр 11 разбит на несколько частей, причем количество разрядовв коде, хранящемся в каждой такой части,связано с числом адресных шин модулей тккак фъ 2, Операция выполняется параллельно по слогам за к тактов регистра 11.Если в младшем разряде данной частирегистра 11 находится нуль, то соответствующий разряд кода первого операнда должен быть выбран в прямом коде. Для этоговозбуждаются все адресные шины нужногомодуля с номерами, соответствующими двоичным кодам адресов, содержащих "единицу"в данном разряде, что достигается путемзанесения кода 1110 в соответствующуючасть регистра 10 маски и кода 1111через схемы И 14 в соответствующую частьрегистра 9 опроса. Необходимые для этогосхемы И 14 выбираются с помощью дешифратора 15 операций,Если в младшем разряде находится кодединицы, то выборка из АЗУ производитсяв Обратном коде в соответствии с номерамикодов двоичных адресов, содержащих в данном разряде нуль". Для этого на регистр10 маски заносится код 11 10, а на регистр 9 опроса - код 00.00. В следующемтакте код на регистрах 5, 10 и 11 сдвигает .бЬся на разряд, в регистре 10 циклически, иоперация выполняется над вторыми разрядами слогов первого и второго операндов ит. д.Операция равнозначности выполняетсяподобным же образом, за исключением того,что наличие "единицы" в данном разряде регистра 11 требует выборки из АЗУ в прямом коде, а нуля - в обратном. Операцияинвертирования эквивалента операции,0 суммирования по модулю два с кодом второгооперанда 11 1, Занесение на регистр 1 1кода 000 позЬоляет осуществить выбор-.ку из АЗУ в прямом коде,Группа операций логического суммирования выпощяется следующим оорцзом. Еслив данном разряде регистра 11 находится"единица (или "нуль" для операций с оЬратным кодом второго операнда), то этоткод передается через соответствующие схемы И 14 и схемы ИЛИ 4 на вход одноименной части выходного регистра 5. В противном случае производится выборка из АЗУв прямом или обратном коде, в соответствиис тем, в прямом или обратном коде учасьвует в операции первый операнд,Группа операций логического умножениятребует обращения к АЗУ при наличии кода "единицы" в данном разряде части регистра 11 (или ",нуля" для операций в обратномкоде); Нулевой код передается непосредст,венно на выходной регистр 5. Таким образом, для выполнения в данном АЗУ любойлогической операции достаточно поразрядных операций; выборка в прямом коде, выборка в обратном коде (инвертирование) ипередача кода операнда на выходной регистр5. Если второй операнд также находится вАЗУ, то перед выполнением основной операции он должен быть выбран на регистр11. Результат операции может быть передан за один такт с выходного регистра 5на регистр 11 или записан в АЗУ по любому адресу.В асинхронном режиме операции логического сложения и умножения могут быть ускорены примерно вдвое за счет того что,в среднем, в половине случаев не тре, уется обращений к АЗУ. Используя в АЗУ полу"проводниковые модули с к-4, можно получить результат любой логической операции,в среднем, за один-три такта обращения кАЗУ,формула изобретенияАссоциативное запоминающее устройство, содержащее адресные запоминающие моду ли, разрядные шинн которых подключены к соответствующим детекторам и одним входам схем ИЛИ первой группы, а адрео ные шины - к выходам дешифраторов опроса, входы которых подсоединены к соответствующим выходам схем ИЛИ второй группы, входы которых подключены к выходам регистра опроса и регистра маски, о т л ич а ю щ е е с я тем, что, с целью расшиЗаказ 3115/54 Тираж 729 ПодписноеЦНИИПИ Государственного комитета Совета Министров СССРпо. делам изобретений и открытий113035, Москва, Ж, Рвушская наб., д. 4/5 филиал ППП "Патент, г, Ужгород, ул, Проектная, 4 ренин функциональных возможностей устройства, оно содержит регистры сдвига, выходы которых подсоединены к соответствующим информационным входам введенных в устройство схем И, управляющие входы которых подключены к введенному в устройстводешифратору операций, а выходы - к другимвходам схем ИЛИ первой группы.5