Устройство сравнения частот двух сигналов

(23) ПриоритетОпубликовано 30,09.75, Бюллетень М 36Дата опубликования описания ЗО.Х 11.5 1. Кл. Н ОЗЕ 5/18 Государственный комите Совета Министров ССС 53) УДК 621.374,3(72) Авторы изобретени В, М, Пустыльников, М, Г. Касымбеков и И. В. Барино ики высоких энергий АН Казахской СС 71) Заявите нстит(54) УСТРОЙСТВО СРАВНЕН ИЯ ЧАСТО Х СИГ к импульснои техться в частотных мации и системах Изобретение относится ниве,и может использо системах обработки инф автоподстройки частоты. Известно устроиство ср авнения частот двух сигналов, содержащее два формирователя последовательностей узких импульсов, интегратор, выполненный в виде коммутируемой цепи зарядапразряда конденсатора с эмиттерным повторителем на выходе, соединенной через два коммутирующих ключа с выходами трвггера, один вход которого под,ключен к выходу первого формирователя, другой вход - через логическую схему .ИЛИ к выходам перовых двух логических схожем И, первые входы которых подключены к выходам второго триггера, подсоединенного счетным входом к выходу первого формирователя, а вторые - к выходу второго формирователя, третий и четвертый триггеры, две вторые логические схемы И, подсоединенные первыми входами к выходам первого и второго формирователей, а вторыми - к выходам первого триггера, и элемент задержки.Однако это,успройство не обеспечивает измерение разности сравнвваемых часгот,с достаточно малой попрешностью и имеет низкое быстродействие. Цель изобретения - уменьшение погрешностей сравнения и повышение быстродействия устройства.Это дсстигается тем, что в предлагаемое устройство введены запоминаюцоий конденсатор, два дсголнительных ключа и две дополнительные логические схемы ИЛИ с дьумя и тремя входами соответственно, причем один полюс запоминающего конденсатора соединен с выходом цепи заряда - разряда,конденсатора через первый дополлитегльный ключ, управляющий вход которого подключен к выходу третьего цриггера, входы которого связаны с выходами перовых двух схем И - один непосредственно, а другой - через первую дополнительную схему ИЛИ, другой полюс запоминающего конденсатора соединен с заземленной шиной через резистор и с выходной клеммой устройства через второй дополнительный ключ, управляющий вход которого пюдключен к выходу четвертого триггера, соединенного одним, входом с выходом одной из первых схем И, связанным с соответствующим входом первой схемы ИЛИ через элемент задержки, выходы вторых схем И подключе.ны к двум входам второй дополнительной схемы ИЛИ, третий вход которой связан с выходом элемента задержки, а выход соединен с вторым входом первой дополнитель60 65 ной схемы ИЛИ, вторым входом четверто,го триггера и сбросовым входом второго триггера.На чертеже изображена блок-схема предлагаемогоо устройства,Устройство состоит из формирователей 1и 2 последовательностей узких импульсов, триггеров 3 - б, логических схем 7 - 10 И, логических схем 11 - 13 ИЛИ, ключей 14 - 17, элемента 18 задержки, цепи 19 заряда - разряда конденсатора с эмиттерным повторителем на выходе, запоминающего конденсатора 20 и резистора 21, причем выход формирователя 1 сосединен со счетным входом триггера 3 и первыми входами схемы 9 и триггера 4, а выход формирователя 2 соеди- нен с первыми входами схем 7, 8 и 10. Первый выход триггера 3 подключен к второму входу схемы 8, выход которой соединен с пе 1 рвыми входами триггера б и схемы 12 и через элемент 18 - с первы)ми входами, схем 11 и 13, а второй выход триггера 3 подключен к второму входу схемы 7 выход кото 1 рой соединен с вторыми входами тригге 1 ра 5 и схемы 11, выход последней подключен к второму входу триггера 4, первый выход которого соединен с вторым входом схемы 10 и управляющим входом ключа 15, выход ключа 15 подсоединен к первому входу цепи 19, а второй вход последней через ключ 14 связан со вторым выходом тр 1 иггера 4 и вторым входом схемы 9, выход которой соединен с вторым входом схемы 13, третий вход последней подключен к выходу схемы 10, а выход - к вторым входам триггера б и, схемы 12 и к сбросовому входу триггера 3. Выход схемы 12 соединен с первым входом триггера 5, выход которого подключен к управляющему входу ключа 16, друтой вход ключа 16 соединен с выходом цепи 19, а выход ключа 16 связан че 1 рез последователыно соединенные конденсатор 20 и резистор 21 с заземленной шиной, соединенной также с ключом 15 и цепью 19, а общая точка коиденсато 1 ра 20 и резистора 21 подключена к первому входу ключа 17, втор 1 ой упуавляющий вход которого со един ен с выходом тр и)гге р а б,Устройство работает следующим образом.В исходном положении триггеры 3, 4 и 6 находятся в,нулевом состоянии, а триггер 5 - в единичном, ключи 14 и 17 1 разомкнуты, а ключ 1 и 15 и 16 замкнутыВходные сигналы п 1 реобразуются формирователями 1 и 2 в последовательности узких импулъсов. Первый выходной импульс формирователя 1 перебрасывает триггер 4, замыкающий ключ 14 и размыкающий ключ 15, благодаря чему начинается заряд конденсатора цепи 19, при этом напряжение на конденсаторе 20 ивменяется по тому же закону. Однювременно упомянутый импульс перебрасывает триггер 3, подготавливая,прохождение первого выходного импульса формирователя 2 через схему 7, перебрасываю- щего триггер 5, размыкающего ключ 16 и 5 1 О 15 20 25 30 35 40 .15 50 55 возвращающего тритгер 4 и ключи 14 и 15 в исходное положение. 11 ри этом конденсатор цепи 19 быстро разряжается, и благодаря размыканию ключа 16 на запоминающем конденсаторе 20 фиксируется напряжение, соответствующее временному интервалу между упомянутыми первыми выходными импульсами формирователей 1 и 2.С появлением второго выходного импульса формирователя 1 триггер 4 устанавливается в единичное положение, а конденсатор цепи 19 заряжается дю папряжения, соответствующего временному интервалу между втсрыми выходными импульсами формиравателей 1 и 2, при этом напряжение на конденсаторе 20 не;изменяется, так как ключ 16 разомкнут, Одновременно триггер 3 возвращается в исходное положение; обеспечивая прохождение через схему 8 второго выходного импульса формЬрователя 2, возвра,щающего триггер 5 и ключ 16 в исходное ,положение, Вследствие этого конденсатор 20 перезаряжается от первоначального у 1 ров,ня напряжения до напряжения конденсатора цепи 19, причем ток перезаряда создает ,на резисторе 21;импульс напряжения, полярность и амплитуда которого соответствуют знаку и абсолютной величине разности сравниваемых частот входных сигналов, по,ступающий на вход ключа 17, открываемого триггером 6.Элемент 18 задерживает возвращение триггеров 4 и 6 в исходное состоявне на время, соответствующее максимально возможной продолжительности импульса папряжения на резисторе 21, благодаря чему ключ 17 отк 1 рывается только на время этюго импульса,Ложные срабатывания устройства ири нарушении чередования импульсов на выходах формирователей 1 и 2 выявляются с помощью схем 9 и 1 О, выходные импу.тьсы которых сб 1 расывают триггеры 3, 5 и б, возвращая устройство в исходное полюжение.Уменьшение попрешностей достпга ется тем, что преобразование двух упомянутых временных интервалов в напряжение производится одной и той же цепью 19, благодаря чему уменьшается влияние нестабильности последней на выходной импульс напряжения.Высокое быстродействне устройства достигается тем, что выходной импульс, несущий полную информацию о разности частот входных сигналов, появляется на выходе через каждые два пе 1 риода одного из входных сигналов,Предмет изобретенияУстройство аравнения частот двух сигналов, содержащее два формирователя пюсле довательностей узких импульсов, интегра торвыполненный в виде коммутируемой це. пи заряда - разряда конденсатора с эмиттерным повторителем на выходе, соединенной через два коммутирующих, ключа с выхода486466 Составитель А. Степанов Текред Т. Миронова Корректор О. Тюрина Редактор Е. Караулова Подписное Заказ 3207/17 Изд.1835 Тираж 902ЦНИИПИ Государственного комитета Совета Министров СССРпо делам изобретений и открытийМосква, Ж, Раушская наб., д. 4/5 Типография, пр. Сапунова, 2 ми триггера, одвн вход которогб подключен к выходу первого формирователя, другой вход - через логи 1 ческую схему ИЛИ к выходам пе 1 рвых двух логичесаоих схем И, первые входы которых подключены к выходам второго триггера, подсоединенного счетным входом к выходу первото формирователя, а вторые - к,выходу второго формирователя, третий и четвертый триггеры, две вто- рые логичеакие схемы И, подсоединенные аервыми входами к выходам перьвого и второго формирователей, а вторыми - к выходам перного триггера, и элемент задержки, отлич ающееся тем, что, с целью уменьшения потрешностей сравнения и,повышения быстродействия, в него введены, запоминающио конденсатор, два дополнительных ключа и две дополнительные логические схемы ИЛИ с двумя и тремя входам 1 и соответственнопричем один полюс запоминающего конденсатора соединен с выходом цени заряда - разряда койденсатора через первьпй дополнительный ключ, уцравляющий вход которого подклнучен к выходу третьего триггера, входы которого связанны с выходами первых двух схем И - один,непосуе 1 дствен но, а другой - через первую дополнительнуюсхему ИЛИ, другой полюс запоминающего конде 1 нсатора соединен с заземленной шинной через резистор и м выходной клеммой уст 1 чойства через второй дополнительный ключ, 10 управляющий вход которого под 1 ключен квыходу четвертого триггера, соед 1 иненного одним входом с выходом одной из первых схем И, связанным с соответствующим входом первой схемы ИЛИ через злемент за держки, выходы вторых схем И подключены к двум входам второй дополнительной схемы ИЛИ, третий вход которой связан с выходом элемента задержки, а выход соединен с вторым входом первой дополнительной схемы ИЛИ, вторым входом четверт,ого т,риггера и сбросовыем входом второго т 1 риггера.