Устройство фазирования по циклам

ИЗОБРЕТЕН ИЯ Республик К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 61) Дополнительное к авт. свид-ву(22) Заявлено 07.08.72 (21) 1816203/26-9 с присоединением заявки ЛЪ 1) М. Кл. Н 041 7/08 Государственный комите(23) Приорите Совета 1 Иинистров СССРдо делам изобретений ллетень21публиковано 05.06 ата опубликовани ткрыти описания 02.09.7(72) Авторы изобретения Ю, Гордонов и вцев 1) Заявител 54) УСТРОЙСТВО ФАЗИРОВАНИЯ ПО ЦИКЛАМ 2 р команд 5 соединен с одним из вхостра адреса 6, другой вход которого с выходом блока управления 4. Выстра 6 через накопитель 7 подключенрегистра числа 8, Выходы регистра в свою очередь, подключены к соотщим дополнительным входам число- истра 2 непосредственно и через блок ной памяти 9, состоящий из последосоединенных регистра адреса 10 и ля 11, Накопитель 7, регистр числа 8 оперативной памяти 9, соединенные обой последовательно, составляют нкциональное запоминающее устройшифр ато дов реги соединен ход реги 5 ко входу числа 8,ветствую вого рег оператив 10 вательно накопите и блок между с многофу 15 ство 12,Работносится к а иотехник Прием фазонизация заклю20 ция с приемно1 поступает насле того какего разрядов рции фазового25 нятой комбинляется ли онавысокой частораз основнуюциональном за30 исходит сумм Изобретение от р д е ирадиосвязи.Известно устройство фазирования по циклам, содержащее последовательно соединенные регенератор, числовой регистр, счетчикошибок и блок управления, которое позволяет выполнять только фазирование по циклам,а для выполнения других логических задачтребуются новые устройства,Цель изобретения - расширение функциональных возможностей устройства - достигается тем, что в предлагаемом устройствемежду дополнительным выходом числовогорегистра и выходом блока управления включены последовательно соединенные дешифратор команд и регистр адреса, выход которогоподключен через накопитель ко входу регистра числа, выходы которого, в свою очередь,подключены к соответствующим дополнительным входам числового регистра непосредственно и через блок оперативной памяти, состоящий из последовательно соединенных регистра адреса и накопителя.На чертеже представлена блок-схема устройства.Предлагаемое устройство фазирования поциклам содержит последовательно соединенные регенератор 1, числовой регистр 2, счетчик ошибок 3 и блок управления 4. Дополнительный выход числового регистра 2 через дестроиство следующим образом вого пуска и кадровая синхрочаются в следующем: информаго устройства через регенераторвход числового регистра 2. Повесь регистр 2 заполнен (число авно числу символов в комбинапуска), начинается анализ приации с целью определения, явфазовым пуском. Для этого на те, превышающей в несколько тактовую частоту, в многофункпоминающем устройстве 12 проирование по модулю два,4733173-й М в,ч1 иклтакта 1-й 2 й Команда операции адрес адрес адрес, Запись информации а в накопитель ОЗУ из числового регистра 1 Запись а С гитывание эталонного фазового пуска б нз накогптеля ОЗУ в числовойрегистрКонъюнкция Считывание аб ЗаписьСчитывание Считывание эталонного фазового пуска из накопителя ОЗУ в числовой регистрДизъюнкция ЗаписьСчитывание Считывание из первого адреса накопителя ОЗУ обратным кодом инфОрмации абКонъюнкция аб (а+б) ЗаписьСчитывание Считывание в числовой регистр информации из 2-го адреса накопителя ОЗУ (результата суммирования по модулю два) тьего адреса накопителя 11 считывается в числовой регистр 2, где информация сдвигается на один основной такт, После этого цикл повторяется,5 Устройство фазирования по циклам, содержащее последовательно соединенные регене 10 ратор, числовой регистр, счетчик ошибок иблок управления, отличающееся тем, что,с целью расширения функциональных возможностей, между дополнительным выходомчислового регистра и выходом блока управ 15 ления включены последовательно соединенныедешифратор команд и регистр адреса, выходкоторого подключен через накопитель ковходу регистра числа, выходы которого, всвою очередь, подключены к соответствующим20 дополнительным входам числового регистранепосредственно и через блок оперативной памяти, состоящий из последовательно соединенных регистра адреса и накопителя,Работа по такой микропрограмме происходит благодаря тому, что в накопитель 7 записана соответствующая программа, С него через регистр числа 8 подается команда в регистр адреса 10, и из накопителя 11 выбирается нужное число, с которым выполняется нужная опсрация. В следующий высокочастотный такт с накопителя 7 через регистр числа 8, числовой регистр 2, дешифратор команд 5 подается новая команда в регистр адреса 6 для проведения слсдующеи операции,С числового регистра 2 результат сложения по модулю два поступает на счетчик ошибок 3. Если этот результат меньше определенного числа, счетчик посылает сигнал на блок управления 4, который выдает команду в регистр адреса 6 на переход на другую микропрограмму (для чего с регистра 6 выбирается соответствующий адрес) .Если результат сложения по модулю два больше определенного числа, с блока управления 4 подается новая команда в такте основной (низкой) частоты, информация с треПредмет изобретения473317 Коррект арасова Подписно Изд.784 Тираж 740 ПИ Государственного комитета Совета Мини по делам изобретений и открытий Москва, Ж, Раушская наб., д. 4,5