Устройство поэлементного фазирования приемников дискретных сигналов

4 ВОЗЛ Союз Советских Социалистических Республик(22) Заявлено 25.12,72 (21) 1862004/26-9 М. Кл. Н 041 7/02 рисоединением заявкиосударственнын комитет овета Министров СССР по делам изобретенийи открытий(71) Заявите Одесский филиал Центрального конструкторского(54) УСТРОИСТВО ПОЭЛЕМЕНТНОГО ФАЗИРОВАНИЯ ф ПРИЕМНИКОВ ДИСКРЕТНЬХ СИГНАЛОВ при поступпостоянныщими 50%,зирование с 1 ае О системы фае с математическим оащих моментов, ащимся от него нагде тю - длительностинтервала.ройства фазированияиме понимается форлементного фазировтствующий моментуеляет границу межди опережения значерительном приборе В этом случ совмещается н девиаций знач нием, отличаю равную 0,5 тю,ного значащего Под О уст вившемся реж системой поэ пульс, соотве который опред запаздывания ментов, В измзирования жида нием с положе величину, ь идеальв устаномируемый 25ния имвремени, у зонами щих моэтот мо 30 ми преиг.2, а),Изобретение относится к области передачидискретной информации по каналам связи.Известно устройство поэлементного фазирования приемников дискретных сигналов,содержащее входное устройство, селекторзапаздывающих значащих моментов, селектор опережающих значащих моментов, делитель частоты, сравнивающее устройство, задающий генератор, элемент задержки иадлительность половины рабочей посылки иуправляющий элемент,Однако в известном устройствелении от передатчика сигналов сми преобладаниями, превышаювозможно устойчивое ложное фаошибкой в 180. мент времени принимается за начало от. счета.Таким образом, ложное фазирование исключает достоверный прием в приемниках дискретных сигналов и достоверный отсчет в измерителях краевых искажений,С целью снижения возможности ложного фазнрования приемников дискретных сигналои в предлагаемом устройстве выход входного блока подключен к дополнительному входу делителя частоты через последовательно соединенные схему И, счетный триггер и схему И - НЕ, кроме того, два дополнительных выхода входного блока подключены соответственно к установочному входу счетного триггера и к запрещающему входу схемы И - НЕ, к двум другим входам которой подключены дополнительные выходы делителя частоты, один из которых одновременно подключен к управляющему входу схемы И.На фиг. 1 приведена блок-схема предлагаемого устройства поэлементного фазирования; на фиг. 2 - временные диаграммы взаимного расположения импульсов 0 устройство фазирования; на фиг. 3 - временные диаграммы работы узла контроля и установки правильного фазирования.Для входных сигналов с постоянны обладаниями, превышающими 50% (ф450377 5 10 15 20 25 30 35 после установления устойчивого состояния всистеме фазирования возможно два положения импульсов О устройства относительновходных сигналов.На фиг. 2, б показано правильное положение импульсов О, При величине преобладания 2 о импульс О устройства отстоиг навеличину О от значащих моментов различныхполярностей.На фиг. 2, в показано неправильное полокение импульсов О, При той ке величинепреобладаний 2 О импульс О отстоит на величину 0,5 т 6 - о от значащих моментов различных полярностей.При правильном фазировации число импульсов О, укладывающихся на длительности единичного значащего интервала входного сигнала любой полярности (момент времени 1, - 1, либо 1 - 1 з), равно нулю либодвум,При неправильном фазировании на длительности единичного значащего интервалавходного сигнала укладывается один импульс О.Предлагаемое устройство основано на просчете числа импульсов О на длительностиединичного значащего интервала.Предлагаемое устройство содержит (фиг. 1)входной блок 1, селектор 2 запаздывающихзначащих моментов, селектор 3 опережающих значащих моментов, делитель частоты 4,сравнивающий блок 5, задающий генератор6, элемент задержки 7 на длительность половины рабочей посылки, управляющий элемент 8, а также счетный триггер 9, схемуИ 10, схему И - НЕ 11.Устройство работает следующим образом.Пусть через некоторое время после подачисигнала (фиг. З,а) на входном блоке 1 наступило устойчивое состояние системы фазировапия, соотье гствующее ложному захвату(фиг. 3, б).В момент времени 1 импульс из входногоблока, соответствующий значащему моменту,устанавливает счетный триггер 9 по устано.вочному входу в состояние 1, запрещающеепо входу 12 прохождение сигналов через схему И - НЕ 11,С этого же момента времени до моментавремени 1 сигнал со входного блока разрешает прохождение импульсов О через схе.му И 10 ца вход счетного триггера. 4В данном случае до момента времени 1 р нй счетный вход триггера 9 поступает только один счетный импульс. Триггер 9 устанавливается в состояние 11, разрешающее прохождение сигналов через схему И - НЕ 11 по входу 12.На вход 13 схемы И - НЕ 11 поступает разрешение прохождения сигнала в момент времени 1, - 14, Импульс 0 поступает от делителя частоты 4 на вход 14 схемы И - НЕ 11.По входу 15 разрешается срабатывание схемы И - НЕ 11 только в том случае, когда значащий интервал, на длительности которого производится счет импульсов, О, является единичным интервалом.Таким образом, при поступлении импульса О на интервале времени г 2 - 4 (момент времени 1 з) на схему И - НЕ 11 импульс с выхода схемы (фиг, 3, г) устанавливает делитель частоты в положение, сдвинутое относительно О на величину, равную 0,5 т 6, что равносильно мгновенному повороту фазы на 180. В дальнейшем фазирование будет правильным. Триггер 9 (фиг. 3 б, в) на интервале ревени 14 - 16 изменяе свое состояние два раза, т, е, запрещает прохождение сигналов через схему И - НЕ 11 на интервале вре- МЕНИ 16 6Таким образом, при правильном фазировании импульсы на выходе схемы И - НЕ 11 отсутствуют. Предмет изобретения Устройство поэлементного фазированияприемников дискретных сигналов по авт. св267674, отличающееся тем, что, 40 целью снижения возможностей ложного ф .зирования, выход входного блока подключе к дополнительному входу делителя частоть через последовательно соединенные схему И, счетный триггер и схему И - НЕ, 45 кроме того, два дополнительных выхода входного блока подключены соответственно к установочному входу счетного триггера и к запрещающему входу схемы И - НЕ, к двум другим входам которой подключены 50 дополнительные выходы делителя частоты,один из которых одновременно подключен к управляющему входу схемы И.