Устройство синхронизации по циклам

ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советских Социалистических Республик(32) ПриоритетОпубликовано 25.09.74, Бюллетень35Дата опубликования описания 15,04.75 Государственныи комн Совета Министров ССС по делам изобретений(54) УСТРОЙСТВ ХРОНИЗАЦИИ ЛА Изобретение относится к техниа дискретных сообщений в условияхных импульсных помех.Известны устройства синхронизации по циклам, содержащие последовательно соединенные управляемый фазируемый делитель, реверсивный усреднитель п порядка, к управляющему входу которого подключен дешифратор синхрогруппы, и управляемый формирователь синхросигнала, Однако эти устройства при произвольном числе позиций в цикле обладают замедленной скоростью накопления полезного циклового сигнала и, соответственно, низкой скоростью фильтрации помехи, что снижает помехоустойчивость устройства. з блок начальной броса пе вого деблока выравнивания и череустановки фазы - к цепи с р лителя.На чертеже представлена блок-схема устройства синхронизации по циклам,Устройство содержит дешифратор 1 синхрогруппы, реверсивный усреднитель 2 и порядка, делитель 3, формирователь 4 синхросигнала, делитель 5, блок 6 выравнивания, блок 7 изменения коэффициента деления и блок 8 начальной установки фазы.Сигнальный вход устройства соединен с дешифратором 1, управляющим реверсивным усреднителем 2, тактовый вход соединен с делителем 3 и формирователем 4 непосредственно, а с делителем 5 - через блок выравнивания 6.Причем делители 3 и 5 выполняют функции фазируемого делителя с числом разрядов двоичного числа, необходимым д.пя записи, числа позиций в цикле и имеют общий коэффициент деления, равный 2")У)2"-, где М число позиций в цикле, а п двоичных ячеек, обеспечивающих п-кратное деление цикла, распределены между этими делителями приблизительно поровну.Парафазные выходы делителей 3 и 5 подключены к формирователю 4 непосредственно и через реверсивный усреднитель 2,поь пьно чтонеза- управ- ствен, прито рого змене- дополия ковходу(72) Авторы изобретения С. А. Даниэлян,Цель изобретения - повышение тойчивости устройства при произво. ле импульсных позиций в цикле,Достигается поставленная цель те фазируемый делитель выполнен в виде висимых делителей, первый из которых ляется тактовыми импульсами непосред но, а второй через блок выравнивания чем один из дополнительных выходов в делителя соединен со входом блока и ния коэффициента деления, а другой нительный выход через блок изменен эффициента деления подключен ко п 11 444336Выравнивание числа тактовых интервалов в делителе 5 производится с помощью блока 6 выравнивания, управляемого блоком 7 изменения, входы которого соединены с дополнительными выходами делителя 5,Выравнивание числа тактовых интервалов в делителе 3 обеспечивается изменением начальной фазы деления один раз за половину цикла, для чего один из дополнительных выходов делителя 5 подключен через блок 8 начальной установки фазы к цепи сброса делителя 3.Устройство работает следующим образом.При подаче тактовых импульсов в течение первой половины цикла делитель 3 распределяет позиции цикла поровну между выходами делителя (А - 1) способом. Если число позиций в цикле не кратно 2 - , то в следующем подцикле начальная фаза делителя 3 устанавливается с выхода делителя 5 таким образом, что на те выходы, на которые в течение первого подцикла попало меньше тактовых интервалов в этот подцикл, поступает дополнительное число тактовых интервалов и наоборот. В результате (Й - 1) накопителей в реверсивном усреднителе 2 работает с максимально возможной достоверностью. Остальные п - 1+1 накопителей получают сигналы с делителя 5, имеющих равное число тактов на каждом выходе за счет того, что с блока 6 выравнивания поступают сигналы на делитель 5 через разные промежутки времени, подбираемые с помощью блока 7 изменения таким образом, что при изменении фазы делителя 5 изменяется коэффициент деления выравнивателя 6. Коэф фициент выравнивателя 6 подбирается, исходяиз соотношений, между У и 2" - "+ и изменяется на +.1 или не изменяется, сохраняя при этом 2" - +1 степеней симметрии.Предмет изобретенияУстройство синхронизации по циклам, содержащее последовательно соединенные управляемый фазируемый делитель, реверсивный усреднитель п порядка, к управляюще 15 му входу которого подключен дешифраторсинхрогруппы, и управляемый формировательсинхросигнала, о т л и ч а ю щ е е с я тем, что,с целью повышения помехоустойчивости устройства при произвольном числе импульсных20 позиций в цикле, фазируемый делитель выполнен в виде двух независимых делителей, первый из которых управляется тактовыми импульсами непосредственно, а второй - черезблок выравнивания, причем один из дополни 25 тельных выходов второго делителя соединенсо входом блока изменения коэффициента деления, а другой дополнительный выход черезблок изменения коэффициента деления подключен ко входу блока выравнивания и через30 блок начальной установки фазы - к цеписброса первого делителя,444336 Юлим Составитель В. Евдокимо Техред Т. Курилко юри орректо 895/15ЦНИИ ПодписноР ография, пр. Сапунова, 2 Редактор А. Мо Изд.415 Государственного комитета по делам изобретений Москва, Ж, Раушска